18 - 发送器设计

🎯 课程目标

• 掌握SERDES发送器的完整架构与电路设计
• 理解CML（电流模逻辑）驱动器的原理与设计
• 学会预加重（FIR滤波器）的实现方法
• 掌握阻抗匹配与反射控制技术

1. SERDES发送器架构

┌────────────────────────────────────────────────┐
│              SERDES TX架构                       │
│                                                  │
│  并行数据 ──→ [串行器] ──→ [FIR预加重] ──→ [CML驱动] ──→ TX+/- │
│              (N:1 MUX)   (3-tap/5-tap)   (差分对)  │
│                                                  │
│  TX时钟 ←──── [PLL]                              │
│                                                  │
│  配置接口 ←─ [控制寄存器]                         │
│              - 预加重系数                          │
│              - 驱动幅度                            │
│              - 去加重系数                          │
│              - Termination                        │
└────────────────────────────────────────────────┘

2. CML驱动器设计

CML（Current Mode Logic）驱动器是SERDES TX最常用的输出级结构。

2.1 CML驱动器原理

           VDD
            │
       ┌────┤────┐
       │    │    │
       │  R/2  R/2 │  负载电阻
       │    │    │
       ├── out_p  out_n ──┤──→ TX+/- 
       │    │    │         │
       │  ┌─┴─┐  │         │
       │  │Mn1 │  │         │  差分对
       │  └─┬─┘  │         │  (数据控制)
       │    │    │         │
       │  ┌─┴─┐  │         │
       │  │Mtail│ │         │  尾电流源
       │  └─┬─┘  │         │
       └────┤────┘         │
            │              │
           VSS            Z0=50Ω (终端)

工作原理：
- Mtail提供恒定电流Itail
- Mn1/Mn2交替导通，将Itail切换到out_p或out_n
- 输出摆幅 = Itail × R/2
- 阻抗匹配：R/2 = Z0 → R = 100Ω

优点：
- 恒定电流 → 低电源噪声
- 差分输出 → 抗共模干扰
- 速度极快 → 适合>10Gbps

2.2 CML驱动器SPICE仿真

* 18-cml-driver.sp
* CML差分驱动器仿真

Vdd vdd 0 1.0

* 差分输入数据（10Gbps）
Vdata_p data_p 0 pwl 0 1.0 0.05n 1.0 0.05n 0 0.1n 0 0.15n 0 0.15n 1.0
+ 0.25n 1.0 0.25n 0 0.30n 0 0.35n 1.0 0.40n 1.0 0.40n 0 0.50n 0

Vdata_n data_n 0 pwl 0 0 0.05n 0 0.05n 1.0 0.10n 1.0 0.15n 1.0 0.15n 0
+ 0.25n 0 0.25n 1.0 0.30n 1.0 0.35n 0 0.40n 0 0.40n 1.0 0.50n 1.0

* 负载电阻
R1 vdd out_p 50
R2 vdd out_n 50

* 差分对
Mn1 out_p data_p ntail 0 nch W=40u L=0.1u
Mn2 out_n data_n ntail 0 nch W=40u L=0.1u

* 尾电流源（4mA）
Itail ntail 0 4m
Mn_tail ntail vbias 0 0 nch W=60u L=0.2u
Vbias vbias 0 0.6

* 传输线等效负载
T1 out_p far_p Z0=50 TD=0.5n
T2 out_n far_n Z0=50 TD=0.5n
Rterm_p far_p 0 50
Rterm_n far_n 0 50

.tran 0.001n 0.6n
.measure tran vswing PP V(out_p) FROM=0.2n TO=0.5n
.measure tran trise TRIG V(out_p) VAL=0.3 RISE=1 TARG V(out_p) VAL=0.7 RISE=1
.measure tran tfall TRIG V(out_p) VAL=0.7 FALL=1 TARG V(out_p) VAL=0.3 FALL=1
.print tran V(data_p) V(out_p) V(out_n) V(far_p) I(Itail)
.end

3. 预加重（FIR滤波器）

信道的高频衰减导致ISI（码间干扰），预加重通过在发送端提升高频分量来补偿。

3.1 FIR预加重原理

* 3-tap FIR预加重
* y[n] = c0 × x[n] + c-1 × x[n-1] + c+1 × x[n+1]
*
* 主抽头 c0: 主信号（通常最大）
* 前游标 c+1: 前向预加重（补偿前一个符号的ISI）
* 后游标 c-1: 去加重（补偿后一个符号的ISI）
*
* 典型设置（dB）:
* 预加重 = 20×log10(c0/|c-1|) dB
* 去加重 = -20×log10(c0/|c+1|) dB
*
* 例: c0=0.8, c-1=-0.2 → 去加重 = -12dB

实现方法：
1. 将CML驱动器分为3段
2. 每段由不同抽头数据控制
3. 电流加权实现FIR系数

Segment 0 (主抽头): Itail × c0
Segment -1 (后游标): Itail × c-1 (反相数据)
Segment +1 (前游标): Itail × c+1

4. 阻抗匹配

SERDES TX的输出阻抗必须与传输线特性阻抗匹配（通常50Ω差分），否则会产生反射。

4.1 阻抗校准电路

工艺和温度变化导致实际阻抗偏差±20%。阻抗校准电路使用外部精密电阻作为参考：

* 阻抗校准原理
* 外部参考电阻 Rext = 200Ω (精度1%)
* 内部复制结构匹配输出驱动器
* 比较器+数字控制逐步逼近匹配

* 5位校准 (32级)
* R_on = R_unit / (N_enabled)
* 调节N_enabled使 R_on × 4 ≈ Rext

5. 练习

6. 关键要点总结

5. 发送端信号调理技术

除了FIR预加重，TX还有其他信号调理技术：

5.1 去加重（De-emphasis）

去加重是预加重的对偶——降低连续相同位的信号幅度，而非提升变化位的幅度：

V_de = V_main - V_pre

去加重和预加重在数学上是等价的，但实现方式不同。

5.2 发送端均衡控制

现代SERDES TX的均衡参数通过寄存器配置：

6. TX功耗优化

SERDES TX是功耗大户，需要多种优化策略：