17 - PLL与CDR

🎯 课程目标

• 深入理解PLL（锁相环）的工作原理与频率合成
• 掌握CDR（时钟数据恢复）的实现方法
• 理解VCO、环路滤波器、鉴相器的电路设计
• 学会抖动传递函数与环路参数的优化

1. PLL基本原理

PLL（Phase-Locked Loop，锁相环）是一种反馈控制系统，使输出信号的相位和频率与参考信号同步。在SERDES中，PLL为TX提供精确的发送时钟。

1.1 PLL的组成

┌──────────────────────────────────────────────┐
│                PLL架构                         │
│                                                │
│  f_ref ──→ [PFD] ──→ [CP] ──→ [LF] ──→ [VCO] ──→ f_out
│             ↑                                  │
│             └──────── [分频器 N] ←──────────────┘
│                                                │
│  PFD: 鉴频鉴相器 (Phase-Frequency Detector)     │
│  CP:  电荷泵 (Charge Pump)                     │
│  LF:  环路滤波器 (Loop Filter)                 │
│  VCO: 压控振荡器 (Voltage-Controlled Oscillator)│
│  N:   分频比                                    │
│                                                │
│  锁定时: f_out = N × f_ref                     │
│  例: f_ref=100MHz, N=25 → f_out=2.5GHz        │
└──────────────────────────────────────────────┘

1.2 PLL关键参数

2. VCO设计

VCO是PLL的核心，将控制电压转换为频率输出。SERDES PLL通常使用LC-VCO（高频率、低相位噪声）或Ring-VCO（宽调谐范围、面积小）。

2.1 LC-VCO原理

          VDD
           │
      ┌────┤────┐
      │    │    │
      │  ┌─┴─┐  │
      │  │Mp1 │  │   交叉耦合PMOS
      │  └─┬─┘  │   (负阻补偿LC损耗)
      │    │    │
      │  ┌─┴─┐  │
      │  │Mn1 │  │   交叉耦合NMOS
      │  └─┬─┘  │
      │    │    │
      │   L    C │   片上电感+电容
      │   │    │ │   (决定振荡频率)
      │    │    │
      │  ┌─┴─┐  │
      │  │Mn2 │  │   尾电流源
      │  └─┬─┘  │   (控制振荡幅度)
      └────┤────┘
           │
          VSS

振荡频率: f0 = 1/(2π√(LC))
调谐: Cvar (变容二极管/MOS电容) 受Vctrl控制

2.2 Ring-VCO原理

Ring VCO使用奇数级反相器环形连接：

• 3-5级反相器环形连接
• 每级延迟由控制电压调节
• f0 = 1/(2 × N × td)，N为级数，td为每级延迟
• 调谐范围宽（可达±50%）
• 相位噪声比LC-VCO差约10-20dB

3. CDR实现

CDR从接收数据中恢复时钟，并用恢复的时钟采样数据。CDR是SERDES RX的核心。

3.1 CDR架构

┌──────────────────────────────────────────┐
│            CDR架构                         │
│                                            │
│  RX数据 ──→ [鉴相器] ──→ [环路滤波] ──→ [VCO] ──→ 恢复时钟
│               ↑                              │
│               └──────────────────────────────┘
│                                            │
│  恢复时钟 ──→ [采样器] ──→ 恢复数据          │
│                                            │
│  鉴相器: Alexander/Bang-Bang型              │
│  环路滤波: 数字或模拟                        │
│  VCO: 通常与TX PLL共享或独立                │
└──────────────────────────────────────────┘

3.2 Bang-Bang鉴相器

Bang-Bang（BB）鉴相器是最常用的CDR鉴相器，在每个UI采样3次：早采样、中心采样、晚采样。

4. SPICE仿真：PLL瞬态行为

* 17-pll-transient.sp
* PLL瞬态行为仿真（简化模型）

* 参考时钟
Vref ref 0 pulse 0 1.0 0 0.1n 0.1n 5n 10n

* 鉴相器（简化：输出与相位差成正比）
EPFD pfd_out 0 VALUE={V(ref)-V(fb)}

* 环路滤波器（RC低通）
Rlf pfd_out vctrl 10k
Clf vctrl 0 10p

* VCO（简化：频率与控制电压成正比）
GVCO vco_out 0 VALUE={V(vctrl)*1e9}
Fvco vco_out 0 VCO_FREQ 1
* 简化模型：输出频率 = f0 + Kvco * Vctrl
BVCO vco_out 0 V=SIN(2*3.14159*1e9*V(vctrl)*TIME)

* 分频器（N=25）
Bdiv fb 0 V=V(vco_out)/25

.tran 0.1n 10u
.measure tran lock_time WHEN V(vctrl)=0.8 CROSS=1
.measure tran freq_settled FIND I(VCO_FREQ) AT=8u
.print tran V(ref) V(vctrl) V(vco_out) V(fb)
.end

5. 练习

6. 关键要点总结

5. CDR抖动传递函数

CDR的抖动传递函数（JTF）描述了输入抖动到输出抖动的关系：

JTF(f) = 1/(1 + H_loop(f))

环路带宽内的抖动被CDR跟踪（低频抖动通过），环路带宽外的抖动被滤除（高频抖动衰减）。

5.1 抖动容限

抖动容限（Jitter Tolerance）是CDR能承受的最大输入抖动，是CDR最重要的性能指标：

6. 时钟架构选择

SERDES的时钟架构有多种选择：

7. 参考时钟架构

SERDES的参考时钟质量直接影响抖动性能。

7.1 参考时钟源

7.2 SSC（扩频时钟）对CDR的影响

SSC通过调制时钟频率降低EMI峰值，但增加了CDR的跟踪负担：

• 调制方式：三角波或正弦波
• 调制深度：-0.5%到-5000ppm
• 调制频率：30-33kHz
• CDR环路带宽需要足够宽以跟踪SSC

附录：设计参数速查表