16 - SERDES概述

🎯 课程目标

• 理解SERDES（串行器/解串器）的架构与工作原理
• 掌握串并行转换、时钟嵌入与恢复的基本概念
• 理解抖动、眼图和链路预算的分析方法
• 建立SERDES IO设计的全局视野

1. SERDES的基本概念

SERDES（Serializer/Deserializer）是将并行数据转换为串行数据发送、接收后将串行数据恢复为并行数据的电路。它是现代高速IO接口（PCIe、USB3、SATA、以太网）的核心技术。

1.1 为什么需要SERDES？

1.2 SERDES架构总览

┌─────────────────────────────────────────────────────┐
│                  SERDES 收发器架构                     │
│                                                       │
│  发送路径 (TX):                                       │
│  ┌────────┐  ┌────────┐  ┌────────┐  ┌────────┐    │
│  │并行数据 │→│  串行器  │→│ 预加重  │→│ 差分驱动│→TX+/- │
│  │(N-bit) │  │(N:1 MUX)│  │  (FIR) │  │  (CML) │    │
│  └────────┘  └────────┘  └────────┘  └────────┘    │
│                                                       │
│  接收路径 (RX):                                       │
│  ┌────────┐  ┌────────┐  ┌────────┐  ┌────────┐    │
│  │并行数据 │←│ 解串器  │←│ CDR+判 │←│ 均衡器  │←RX+/- │
│  │(N-bit) │  │(1:N DMX)│  │ 决采样 │  │ (CTLE) │    │
│  └────────┘  └────────┘  └────────┘  └────────┘    │
│                                                       │
│  时钟系统:                                            │
│  ┌────────┐  ┌────────┐                             │
│  │  PLL   │  │  CDR   │                             │
│  │(TX时钟)│  │(RX时钟)│                             │
│  └────────┘  └────────┘                             │
└─────────────────────────────────────────────────────┘

2. 串行器与解串器

串行器将N位并行数据转换为1位串行数据流；解串器执行相反操作。

2.1 串行器架构

常用方案：多级MUX树 + 移位寄存器

• 2:1 MUX树：N→N/2→N/4→...→1，每级减半
• 时钟分频：每级使用半频时钟
• 延迟对齐：各级MUX的输出需要时序对齐

2.2 解串器架构

常用方案：多级DMUX树 + 采样寄存器

• 1:N解串：串行数据按位分配到N个并行通道
• 位同步：CDR恢复的时钟对齐数据采样点
• 字对齐：使用COMMA字符（K28.5等）确定字节边界

3. 时钟嵌入与恢复

SERDES不单独传输时钟信号，而是将时钟信息嵌入数据流中。接收端通过CDR（Clock and Data Recovery）从数据中恢复时钟。

3.1 时钟嵌入原理

关键前提：数据必须有足够的跳变（0→1或1→0），CDR才能跟踪时钟频率。使用线路编码确保跳变密度：

4. 眼图与抖动分析

眼图（Eye Diagram）是评估SERDES信号质量的核心工具，将所有比特周期的波形叠加显示。

4.1 眼图关键参数

4.2 抖动分解

总抖动 (TJ)
├── 随机抖动 (RJ) — 高斯分布，无法完全消除
│   ├── 热噪声
│   ├── 散粒噪声
│   └── 1/f噪声
│
└── 确定性抖动 (DJ) — 有界，可补偿
    ├── 数据相关抖动 (DDJ)
    │   ├── 码间干扰 (ISI)
    │   └── 占空比失真 (DCD)
    │
    ├── 周期性抖动 (PJ)
    │   ├── 电源纹波
    │   ├── 串扰
    │   └── 参考时钟杂散
    │
    └── 有界不相关抖动 (BUJ)
        ├── 串扰
        └── 电源噪声

5. SPICE仿真：眼图生成

* 16-eye-diagram.sp
* 眼图仿真 - 3.125Gbps NRZ信号

* 伪随机数据源
Vdata data 0 pwl(0 0 0.16n 0 0.32n 1 0.48n 1 0.64n 0 0.80n 1
+ 0.96n 0 1.12n 0 1.28n 1 1.44n 0 1.60n 1 1.76n 1
+ 1.92n 0 2.08n 0 2.24n 1 2.40n 0 2.56n 0 2.72n 1)

* 差分驱动器
Vdd vdd 0 1.0
Itail vdd ntail 4m
Mn1 out_p data ntail 0 nch W=40u L=0.1u
Mn2 out_n data_b ntail 0 nch W=40u L=0.1u

* 差分输出
R1 out_p 0 50
R2 out_n 0 50
C1 out_p 0 0.5p
C2 out_n 0 0.5p

.tran 0.01n 3n
.measure tran vswing PP V(out_p) FROM=0.5n TO=2.5n
.print tran V(out_p) V(out_n)
.end

6. 链路预算分析

链路预算评估从发送器到接收器的完整信号路径质量：

7. 练习

8. 关键要点总结

7. SERDES标准对比

不同应用使用不同的SERDES标准，各有特点：

8. SERDES IO的ESD保护

高速SERDES的ESD保护面临特殊挑战——ESD器件的寄生电容直接影响信号完整性。

9. PAM-4调制技术

PAM-4（4级脉冲幅度调制）是56Gbps+ SERDES的关键技术，每个符号携带2bit信息。

9.1 NRZ vs PAM-4

9.2 PAM-4的挑战

• 信噪比降低：4电平间距仅为NRZ的1/3，对噪声更敏感
• 非线性：4电平需要精确的DAC/ADC
• 前馈均衡：需要更复杂的FIR滤波器
• 时钟恢复：更困难，因为跳变密度降低

附录：设计参数速查表