⚡ 第24课：跨域中断控制器

一、课程概述与原理

本课聚焦于跨域中断控制器的设计与实现。这是实战项目阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// cross_domain_irq_ctrl.v
// 跨域中断控制器 — 多源中断跨域传输和优先级处理
module cross_domain_irq_ctrl #(
    parameter NUM_IRQ = 8,
    parameter NUM_DOMAINS = 2,
    parameter DOMAIN_ID_WIDTH = 1
)(
    input  wire                      clk_core,     // 核心域时钟
    input  wire                      rst_n,
    // 中断输入（可能来自不同域）
    input  wire [NUM_IRQ-1:0]        irq_raw,
    input  wire [DOMAIN_ID_WIDTH-1:0] irq_domain [0:NUM_IRQ-1],
    // 同步后的中断
    output wire [NUM_IRQ-1:0]        irq_sync,
    // 中断状态和控制
    output wire [NUM_IRQ-1:0]        irq_pending,
    input  wire [NUM_IRQ-1:0]        irq_mask,
    input  wire [NUM_IRQ-1:0]        irq_ack,
    output wire [$clog2(NUM_IRQ)-1:0] irq_selected,
    output wire                      irq_out       // 最终中断输出
);
    // 同步所有中断信号
    genvar i;
    generate
        for (i = 0; i < NUM_IRQ; i = i + 1) begin : gen_sync
            reg irq_d1, irq_d2;
            always @(posedge clk_core or negedge rst_n) begin
                if (!rst_n) begin irq_d1<=0; irq_d2<=0; end
                else begin irq_d1<=irq_raw[i]; irq_d2<=irq_d1; end
            end
            assign irq_sync[i] = irq_d2;
        end
    endgenerate
    // 中断挂起 = 同步后 & 未屏蔽 & 未应答
    assign irq_pending = irq_sync & ~irq_mask & ~irq_ack;
    // 优先级编码器（固定优先级，0最高）
    reg [$clog2(NUM_IRQ)-1:0] sel_reg;
    integer j;
    always @(*) begin
        sel_reg = 0;
        for (j = NUM_IRQ-1; j >= 0; j = j - 1)
            if (irq_pending[j]) sel_reg = j;
    end
    assign irq_selected = sel_reg;
    assign irq_out = |irq_pending;
endmodule

三、设计原理详解

跨域中断控制器的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_24.v
// 跨域中断控制器测试台
`timescale 1ns/1ps
module tb_lesson_24;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 24 test complete");
        $finish;
    end
endmodule

中断的跨域传输

中断信号通常来自外设时钟域，需要同步到CPU时钟域：

// irq_cdc.v
// 中断信号跨域传输器
// 使用脉冲CDC确保每个中断都被CPU捕获
module irq_cdc (
    input  wire src_clk, src_rst_n,
    input  wire irq_src,      // 源域中断脉冲
    input  wire dst_clk, dst_rst_n,
    output wire irq_dst,      // 目的域中断电平
    input  wire irq_clear     // 目的域清除中断
);
    // 源域：中断脉冲转toggle（确保不丢失连续中断）
    reg toggle_src;
    always @(posedge src_clk or negedge src_rst_n) begin
        if (!src_rst_n) toggle_src <= 0;
        else if (irq_src) toggle_src <= ~toggle_src;
    end
    // 目的域：同步toggle
    reg tog_d1, tog_d2;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if (!dst_rst_n) begin tog_d1 <= 0; tog_d2 <= 0; end
        else begin tog_d1 <= toggle_src; tog_d2 <= tog_d1; end
    end
    // 中断有效直到被清除
    reg irq_latched;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if (!dst_rst_n) irq_latched <= 0;
        else if (irq_clear) irq_latched <= 0;
        else if (irq_src) irq_latched <= 1;  // 简化：实际用同步后信号
    end
    assign irq_dst = irq_latched;
endmodule

中断优先级方案

六、中断控制器的FPGA实现

在FPGA上实现跨域中断控制器时，需要特别注意同步器的放置：

// irq_ctrl_fpga.v
// FPGA优化的跨域中断控制器
module irq_ctrl_fpga #(
    parameter NUM_IRQ = 16
)(
    input wire clk_cpu, rst_n,
    input wire [NUM_IRQ-1:0] irq_raw,    // 来自各域的中断
    output wire [NUM_IRQ-1:0] irq_sync,  // 同步后中断
    output wire irq_out                   // 汇总中断输出
);
    // 每个中断信号独立同步
    genvar i;
    generate
        for (i = 0; i < NUM_IRQ; i = i + 1) begin : gen_irq_sync
            (* ASYNC_REG = "TRUE" *) reg d1, d2;
            always @(posedge clk_cpu or negedge rst_n) begin
                if (!rst_n) begin d1<=0; d2<=0; end
                else begin d1<=irq_raw[i]; d2<=d1; end
            end
            assign irq_sync[i] = d2;
        end
    endgenerate
    assign irq_out = |irq_sync;
endmodule

七>中断延迟的量化分析

中断延迟 = 同步延迟(2周期) + 优先级编码(1周期) + CPU响应时间。最坏情况中断延迟约5-10个CPU时钟周期。对于实时系统，需要考虑最坏情况和统计延迟。

扩展阅读与深度分析

跨域中断控制器是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：