🎓 第25课：毕业项目：多时钟域SoC

一、课程概述与原理

本课聚焦于毕业项目：多时钟域SoC的设计与实现。这是实战项目阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// multi_clock_soc.v
// 多时钟域SoC顶层 — 毕业项目
// 集成：CPU + DDR + UART + SPI + 中断控制器 + 多个异步FIFO
module multi_clock_soc #(
    parameter DATA_WIDTH = 32,
    parameter ADDR_WIDTH = 20
)(
    input  wire          ref_clk,      // 50MHz参考时钟
    input  wire          rst_n,
    // 外部接口
    output wire [3:0]    uart_tx_pins,
    input  wire [3:0]    uart_rx_pins,
    output wire          spi_clk, spi_mosi,
    input  wire          spi_miso, spi_cs_n,
    output wire [ADDR_WIDTH-1:0] ddr_addr,
    output wire [DATA_WIDTH-1:0] ddr_dq_out,
    input  wire [DATA_WIDTH-1:0] ddr_dq_in,
    output wire           ddr_cs_n, ddr_ras_n, ddr_cas_n, ddr_we_n
);
    // ========== 时钟生成 ==========
    wire cpu_clk, ddr_clk, periph_clk, uart_clk;
    wire cpu_rst_n, ddr_rst_n, periph_rst_n, uart_rst_n;
    wire all_ready;
    
    soc_clock_manager u_clk_mgr (
        .ref_clk(ref_clk), .rst_n(rst_n),
        .cpu_clk(cpu_clk), .ddr_clk(ddr_clk),
        .periph_clk(periph_clk), .uart_clk(uart_clk),
        .cpu_rst_n(cpu_rst_n), .ddr_rst_n(ddr_rst_n),
        .periph_rst_n(periph_rst_n), .uart_rst_n(uart_rst_n),
        .all_domains_ready(all_ready)
    );
    
    // ========== CPU-DDR异步FIFO ==========
    wire [DATA_WIDTH-1:0] cpu2ddr_data, ddr2cpu_data;
    wire cpu2ddr_valid, cpu2ddr_ready, ddr2cpu_valid, ddr2cpu_ready;
    
    async_fifo #(.DATA_WIDTH(DATA_WIDTH), .ADDR_WIDTH(4))
        u_cpu2ddr (
            .wr_clk(cpu_clk), .wr_rst_n(cpu_rst_n),
            .wr_data(cpu2ddr_data), .wr_en(cpu2ddr_valid), .full(~cpu2ddr_ready),
            .rd_clk(ddr_clk), .rd_rst_n(ddr_rst_n),
            .rd_data(), .rd_en(1'b1), .empty()
        );
    
    async_fifo #(.DATA_WIDTH(DATA_WIDTH), .ADDR_WIDTH(4))
        u_ddr2cpu (
            .wr_clk(ddr_clk), .wr_rst_n(ddr_rst_n),
            .wr_data(ddr2cpu_data), .wr_en(ddr2cpu_valid), .full(~ddr2cpu_ready),
            .rd_clk(cpu_clk), .rd_rst_n(cpu_rst_n),
            .rd_data(ddr2cpu_data), .rd_en(ddr2cpu_ready), .empty(~ddr2cpu_valid)
        );
    
    // ========== 中断控制器 ==========
    wire [7:0] irq_pending;
    wire [2:0] irq_selected;
    wire       irq_out;
    
    cross_domain_irq_ctrl #(.NUM_IRQ(8)) u_irq (
        .clk_core(cpu_clk), .rst_n(cpu_rst_n),
        .irq_raw({7'b0, uart_rx_pins[0]}),  // 简化
        .irq_sync(), .irq_pending(irq_pending),
        .irq_mask(8'hFF), .irq_ack(8'h00),
        .irq_selected(irq_selected), .irq_out(irq_out)
    );
    
endmodule

三、设计原理详解

毕业项目：多时钟域SoC的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_25.v
// 毕业项目：多时钟域SoC测试台
`timescale 1ns/1ps
module tb_lesson_25;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 25 test complete");
        $finish;
    end
endmodule

毕业项目设计规格

CDC路径汇总

验证计划

1. 单元测试：每个模块独立验证
2. 接口测试：每条CDC路径单独测试
3. 集成测试：CPU→DDR→外设端到端
4. 压力测试：全速运行24小时
5. 形式验证：CDC路径形式验证

课程总结与展望

六>毕业项目的扩展方向

七>综合实现与验证

毕业项目的综合验证流程：

1. RTL Lint检查（包括CDC Lint）
2. 功能仿真（所有模块+集成）
3. 综合（面积/时序报告）
4. 门级仿真（带SDF反标）
5. FPGA原型验证（24小时压力测试）

八>课程回顾与总结

扩展阅读与深度分析

毕业项目：多时钟域SoC是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：