💾 第23课：异步SRAM控制器

一、课程概述与原理

本课聚焦于异步SRAM控制器的设计与实现。这是实战项目阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// async_sram_ctrl.v
// 异步SRAM控制器 — 处理SRAM的异步读写时序
module async_sram_ctrl #(
    parameter ADDR_WIDTH = 20,
    parameter DATA_WIDTH = 32
)(
    input  wire                      clk,
    input  wire                      rst_n,
    // CPU接口（同步）
    input  wire [ADDR_WIDTH-1:0]     cpu_addr,
    input  wire [DATA_WIDTH-1:0]     cpu_wr_data,
    input  wire                      cpu_wr_en,
    input  wire                      cpu_rd_en,
    output reg  [DATA_WIDTH-1:0]     cpu_rd_data,
    output reg                       cpu_ack,
    // SRAM接口（异步时序）
    output reg  [ADDR_WIDTH-1:0]     sram_addr,
    output reg  [DATA_WIDTH-1:0]     sram_dout,
    input  wire [DATA_WIDTH-1:0]     sram_din,
    output reg                       sram_cs_n,
    output reg                       sram_oe_n,
    output reg                       sram_we_n
);
    localparam S_IDLE=2'd0, S_WRITE=2'd1, S_READ=2'd2;
    reg [1:0] state;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            state<=S_IDLE; sram_cs_n<=1; sram_oe_n<=1; sram_we_n<=1; cpu_ack<=0;
        end else begin
            cpu_ack <= 0;
            case (state)
                S_IDLE: begin
                    if (cpu_wr_en) begin
                        sram_addr <= cpu_addr; sram_dout <= cpu_wr_data;
                        sram_cs_n <= 0; sram_we_n <= 0; state <= S_WRITE;
                    end else if (cpu_rd_en) begin
                        sram_addr <= cpu_addr; sram_oe_n <= 0; sram_cs_n <= 0;
                        state <= S_READ;
                    end
                end
                S_WRITE: begin sram_we_n <= 1; sram_cs_n <= 1; cpu_ack <= 1; state <= S_IDLE; end
                S_READ: begin
                    cpu_rd_data <= sram_din; sram_oe_n <= 1; sram_cs_n <= 1;
                    cpu_ack <= 1; state <= S_IDLE;
                end
            endcase
        end
    end
endmodule

三、设计原理详解

异步SRAM控制器的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_23.v
// 异步SRAM控制器测试台
`timescale 1ns/1ps
module tb_lesson_23;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 23 test complete");
        $finish;
    end
endmodule

SRAM异步时序约束

SRAM芯片没有时钟——读写操作完全通过控制信号的时序关系完成：

流水线SRAM控制器

为了提高吞吐率，可以使用流水线架构——在当前操作完成前就准备下一个操作：

// pipeline_sram_ctrl.v
// 流水线异步SRAM控制器
module pipeline_sram_ctrl #(
    parameter ADDR_WIDTH = 20, DATA_WIDTH = 32
)(
    input wire clk, rst_n,
    input wire [ADDR_WIDTH-1:0] cmd_addr,
    input wire [DATA_WIDTH-1:0] cmd_wr_data,
    input wire cmd_wr_en, cmd_rd_en, cmd_valid,
    output wire cmd_ready,
    output reg [DATA_WIDTH-1:0] resp_data,
    output reg resp_valid,
    // SRAM接口
    output reg [ADDR_WIDTH-1:0] sram_addr,
    output reg [DATA_WIDTH-1:0] sram_dout,
    input wire [DATA_WIDTH-1:0] sram_din,
    output reg sram_cs_n, sram_oe_n, sram_we_n
);
    // 2级流水线
    reg [1:0] pipe_state;
    reg [ADDR_WIDTH-1:0] pipe_addr;
    reg [DATA_WIDTH-1:0] pipe_data;
    reg pipe_is_write;
    assign cmd_ready = (pipe_state == 2'b00);
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin pipe_state<=0; sram_cs_n<=1; sram_oe_n<=1; sram_we_n<=1; resp_valid<=0; end
        else begin resp_valid<=0;
            case(pipe_state)
                2'b00: if(cmd_valid) begin
                    pipe_addr<=cmd_addr; pipe_data<=cmd_wr_data;
                    pipe_is_write<=cmd_wr_en; pipe_state<=2'b01;
                    sram_addr<=cmd_addr; sram_cs_n<=0;
                    if(cmd_wr_en) begin sram_dout<=cmd_wr_data; sram_we_n<=0; end
                    else sram_oe_n<=0;
                end
                2'b01: begin
                    if(pipe_is_write) begin sram_we_n<=1; end
                    else resp_data<=sram_din;
                    sram_cs_n<=1; sram_oe_n<=1; resp_valid<=1; pipe_state<=2'b00;
                end
            endcase
        end
    end
endmodule

六、异步SRAM的突发读写

SRAM支持突发模式——地址自动递增，减少地址建立时间：

// sram_burst_ctrl.v
// SRAM突发控制器 — 地址自动递增
module sram_burst_ctrl #(
    parameter ADDR_WIDTH=20, DATA_WIDTH=32, BURST_LEN=4
)(
    input wire clk, rst_n,
    input wire [ADDR_WIDTH-1:0] start_addr,
    input wire [DATA_WIDTH-1:0] wr_data,
    input wire burst_start, burst_wr,
    output reg [DATA_WIDTH-1:0] rd_data,
    output reg burst_done,
    output reg [ADDR_WIDTH-1:0] sram_addr,
    output reg sram_cs_n, sram_oe_n, sram_we_n
);
    reg [3:0] burst_cnt;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin burst_cnt<=0; sram_cs_n<=1; end
        else if(burst_start) begin
            sram_addr <= start_addr; burst_cnt <= 0; sram_cs_n <= 0;
            if(burst_wr) sram_we_n <= 0; else sram_oe_n <= 0;
        end else if(burst_cnt < BURST_LEN) begin
            sram_addr <= sram_addr + 1;
            burst_cnt <= burst_cnt + 1;
        end else begin
            sram_cs_n<=1; sram_oe_n<=1; sram_we_n<=1; burst_done<=1;
        end
    end
endmodule

七>SRAM的时序裕量分析

SRAM控制器的时序裕量 = 可用时间 - 所需时间。读操作：t_available = T_clk - t_AA - t_setup。写操作：t_available = T_clk - t_PW - t_SD。必须确保裕量>0，否则需要插入等待周期。

扩展阅读与深度分析

异步SRAM控制器是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：