阶段3：几何变换

第18课：去隔行

场间/场内去隔行算法、运动自适应与边沿检测插值

去隔行原理

隔行扫描每帧分为奇偶场交替传输。去隔行方法：行复制(最差)、行平均(中等)、ELA边沿检测插值(较好)、运动自适应(好)、运动补偿(最好)。运动自适应：静止用场间平均(保留细节)，运动用ELA插值(避免梳齿伪影)。

Verilog实现

// 第18课：去隔行 - 运动自适应
module deinterlace #(parameter DATA_W=8, IMG_W=640, IMG_H=480)(
    input  wire                clk, rst_n,
    input  wire                valid_in,
    input  wire [DATA_W-1:0]   data_in,
    input  wire                sof_in, eol_in,
    input  wire                field_id,
    input  wire [7:0]          motion_thresh,
    output reg                 valid_out,
    output reg  [DATA_W-1:0]   data_out
);
    reg [DATA_W-1:0] lb0[0:IMG_W-1],lb1[0:IMG_W-1],lb2[0:IMG_W-1]; reg [11:0] col;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) col<=0; else if (valid_in) col<=(sof_in||col==IMG_W-1)?0:col+1;
    end
    always @(posedge clk) begin if(valid_in) begin lb2[col]<=lb1[col]; lb1[col]<=lb0[col]; lb0[col]<=data_in; end end
    wire [DATA_W-1:0] prev=lb2[col], curr=lb0[col], next=lb1[col];
    reg [11:0] diff;
    always @(*) diff=(prev>curr)?(prev-curr):(curr-prev);
    wire moving=(diff>motion_thresh);
    wire [DATA_W-1:0] left=(col>0)?lb1[col-1]:lb1[col], right=(col<IMG_W-1)?lb1[col+1]:lb1[col];
    reg [11:0] dl,dr;
    always @(*) begin dl=(prev>left)?(prev-left):(left-prev); dr=(prev>right)?(prev-right):(right-prev); end
    reg [DATA_W-1:0] intra;
    always @(*) intra=(dl<dr)?(prev+left)>>1:(prev+right)>>1;
    wire [DATA_W-1:0] inter=(prev+next)>>1;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin valid_out<=0;data_out<=0; end
        else begin valid_out<=valid_in; data_out<=field_id?(moving?intra:inter):data_in; end
    end
endmodule

✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。

仿真验证

练习

  1. 扩展模块功能
  2. 优化资源使用
  3. 仿真验证关键场景

成就解锁

深入理解：去隔行进阶

本节深入探讨去隔行在FPGA实现中的关键设计决策和优化策略。

时序与流水线设计

视频处理模块的时序设计需要考虑以下因素：

资源优化策略

FPGA资源有限，视频处理模块需要精心优化：

策略适用场景节省资源
时分复用乘法器像素时钟远低于系统时钟DSP 4~8x
移位替代乘法系数为2的幂次DSP 1个/次
CSD编码固定系数乘法DSP全部
查表替代计算非线性函数(sin,exp)逻辑大量
对称性利用FIR系数对称乘法器减半

定点精度分析

视频处理中定点运算的精度直接影响图像质量。分析方法：

  1. 最坏情况分析：追踪每个运算级的最大误差累积
  2. 统计方法：假设误差均匀分布，计算标准差
  3. 蒙特卡洛仿真：大量随机输入统计输出PSNR

8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。

可配置参数设计

好的视频处理模块应该是参数化的：

验证策略

视频模块的完整验证包括：

与前后模块的接口

标准视频模块接口信号：

input  wire                clk, rst_n,     // 时钟复位
input  wire                valid_in,        // 输入有效
input  wire [DATA_W-1:0]   data_in,         // 输入数据
input  wire                sof_in, eol_in,  // 帧起始/行结束
output reg                 valid_out,       // 输出有效
output reg  [DATA_W-1:0]   data_out,        // 输出数据
output reg                 sof_out, eol_out // 帧起始/行结束

这种接口设计使模块可以自由级联，形成处理流水线。

功耗考虑

视频处理是持续运行的，功耗优化很重要：

进阶主题与优化

去隔行的质量评估：客观指标包括PSNR、SSIM、ITC指标(梳齿伪影度量)。主观评估包括：静止文本的清晰度、运动物体的平滑度、对角线的阶梯感。运动自适应去隔行是效果和复杂度的最佳平衡点。

时序优化

当像素时钟较高(如148.5MHz for 1080p)时，关键路径可能无法满足时序约束。优化方法：

面积优化

当FPGA资源紧张时，可以牺牲吞吐率换取面积：

功耗优化

视频处理模块持续运行，功耗优化很重要：

调试技巧

附录

关键术语表

术语英文说明
像素Pixel图像最小单元
帧Frame一帧完整图像
场Field隔行扫描的半帧
消隐Blanking非有效视频区域
流水线Pipeline多级并行处理架构
定点数Fixed-point有限精度数值表示
饱和截断Saturation超出范围钳位到边界
行缓冲Line Buffer缓存一行像素的存储器
帧缓冲Frame Buffer缓存一帧图像的存储器
时序Timing视频同步信号参数

本课核心知识点

  1. 算法原理：理解去隔行的数学基础和物理意义
  2. 定点化：从浮点公式到Q格式定点实现
  3. 流水线设计：多级流水线平衡时序和面积
  4. Verilog实现：参数化、可配置、可验证的RTL代码
  5. 仿真验证：测试向量设计、边界条件覆盖

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前置知识

推荐阅读

Verilog编码检查清单

常见错误与调试

错误现象可能原因解决方法
输出全零复位未释放或valid未传播检查rst_n和valid链
色彩偏移系数位宽不足或溢出增加中间结果位宽
行间错位行缓冲地址不对齐检查写地址和读地址
画面闪烁时序违例或跨时钟域添加同步器或约束
边缘伪影边界处理不正确添加边界检测和钳位

本课资源估算

资源估计使用量说明
LUT100~500加法器、比较器、选择器
FF50~200流水线寄存器、状态机
DSP0~9乘法器(色彩转换9个)
BRAM(18K)0~6行缓冲(2~4行)、帧缓冲、LUT
延迟2~5 cycles流水线级数

Verilator验证命令

# 语法检查
verilator --lint-only verilog/lesson_18.v

# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_18.v --exe tb.cpp
make -C obj_dir -f Vlesson_18.mk
./obj_dir/Vlesson_18