阶段3：几何变换

第13课：图像缩放(双线性)

双线性插值原理、坐标映射与定点计算的Verilog实现

双线性插值原理

算法：1)逆向映射目标坐标到源坐标; 2)找4个最近邻像素P00,P01,P10,P11; 3)水平插值R0=(1-fx)*P00+fx*P01, R1=(1-fx)*P10+fx*P11; 4)垂直插值Out=(1-fy)*R0+fy*R1。用Q16定点表示缩放因子和坐标。硬件几乎总用逆向映射。

Verilog实现

// 第13课：双线性插值缩放
module scale_bilinear #(parameter DATA_W=8, SRC_W=640, SRC_H=480, DST_W=1920, DST_H=1080, FRAC_BITS=16)(
    input  wire                clk, rst_n,
    input  wire                valid_in,
    input  wire [DATA_W-1:0]   data_in,
    input  wire                sof_in, eol_in,
    output reg                 valid_out,
    output reg  [DATA_W-1:0]   data_out,
    output reg                 sof_out, eol_out
);
    localparam [FRAC_BITS:0] SX=(SRC_W<<FRAC_BITS)/DST_W, SY=(SRC_H<<FRAC_BITS)/DST_H;
    reg [FRAC_BITS:0] dx,dy;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin dx<=0;dy<=0; end
        else if (sof_in) begin dx<=0;dy<=0; end
        else if (valid_in) begin if (dx==DST_W-1) begin dx<=0;dy<=dy+1; end else dx<=dx+1; end
    end
    reg [DATA_W-1:0] sbuf[0:SRC_W-1]; reg [11:0] wx;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) wx<=0; else if (valid_in) wx<=eol_in?0:wx+1;
    end
    always @(posedge clk) begin if (valid_in) sbuf[wx]<=data_in; end
    wire [15:0] sxi=(dx*SX)>>FRAC_BITS;
    wire [3:0] fx=dx*SX>>12; // fractional part (4 bits)
    wire [DATA_W-1:0] p0=sbuf[sxi< SRC_W?sxi:SRC_W-1];
    wire [DATA_W-1:0] p1=sbuf[sxi+1< SRC_W?sxi+1:SRC_W-1];
    reg [17:0] interp;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) interp<=0; else interp<=p0*(16-fx)+p1*fx; // simplified bilinear
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin valid_out<=0;data_out<=0;sof_out<=0;eol_out<=0; end
        else begin valid_out<=valid_in;sof_out<=sof_in;eol_out<=eol_in; data_out<=interp[11:4]; end
    end
endmodule

✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。

仿真验证

练习

  1. 扩展模块功能
  2. 优化资源使用
  3. 仿真验证关键场景

成就解锁

深入理解：图像缩放(双线性)进阶

本节深入探讨图像缩放(双线性)在FPGA实现中的关键设计决策和优化策略。

时序与流水线设计

视频处理模块的时序设计需要考虑以下因素：

资源优化策略

FPGA资源有限，视频处理模块需要精心优化：

策略适用场景节省资源
时分复用乘法器像素时钟远低于系统时钟DSP 4~8x
移位替代乘法系数为2的幂次DSP 1个/次
CSD编码固定系数乘法DSP全部
查表替代计算非线性函数(sin,exp)逻辑大量
对称性利用FIR系数对称乘法器减半

定点精度分析

视频处理中定点运算的精度直接影响图像质量。分析方法：

  1. 最坏情况分析：追踪每个运算级的最大误差累积
  2. 统计方法：假设误差均匀分布，计算标准差
  3. 蒙特卡洛仿真：大量随机输入统计输出PSNR

8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。

可配置参数设计

好的视频处理模块应该是参数化的：

验证策略

视频模块的完整验证包括：

与前后模块的接口

标准视频模块接口信号：

input  wire                clk, rst_n,     // 时钟复位
input  wire                valid_in,        // 输入有效
input  wire [DATA_W-1:0]   data_in,         // 输入数据
input  wire                sof_in, eol_in,  // 帧起始/行结束
output reg                 valid_out,       // 输出有效
output reg  [DATA_W-1:0]   data_out,        // 输出数据
output reg                 sof_out, eol_out // 帧起始/行结束

这种接口设计使模块可以自由级联，形成处理流水线。

功耗考虑

视频处理是持续运行的，功耗优化很重要：

进阶主题与优化

双线性插值的频率响应分析：在频域，双线性插值等效于三角形低通滤波器，在Nyquist频率处衰减约-6dB。这导致放大图像略显模糊。缩小图像时，双线性插值不能有效抗混叠，应先低通滤波再下采样(两步法)。

时序优化

当像素时钟较高(如148.5MHz for 1080p)时，关键路径可能无法满足时序约束。优化方法：

面积优化

当FPGA资源紧张时，可以牺牲吞吐率换取面积：

功耗优化

视频处理模块持续运行，功耗优化很重要：

调试技巧

附录

关键术语表

术语英文说明
像素Pixel图像最小单元
帧Frame一帧完整图像
场Field隔行扫描的半帧
消隐Blanking非有效视频区域
流水线Pipeline多级并行处理架构
定点数Fixed-point有限精度数值表示
饱和截断Saturation超出范围钳位到边界
行缓冲Line Buffer缓存一行像素的存储器
帧缓冲Frame Buffer缓存一帧图像的存储器
时序Timing视频同步信号参数

本课核心知识点

  1. 算法原理：理解图像缩放(双线性)的数学基础和物理意义
  2. 定点化：从浮点公式到Q格式定点实现
  3. 流水线设计：多级流水线平衡时序和面积
  4. Verilog实现：参数化、可配置、可验证的RTL代码
  5. 仿真验证：测试向量设计、边界条件覆盖

同阶段相关课程

前置知识

推荐阅读

Verilog编码检查清单

常见错误与调试

错误现象可能原因解决方法
输出全零复位未释放或valid未传播检查rst_n和valid链
色彩偏移系数位宽不足或溢出增加中间结果位宽
行间错位行缓冲地址不对齐检查写地址和读地址
画面闪烁时序违例或跨时钟域添加同步器或约束
边缘伪影边界处理不正确添加边界检测和钳位

本课资源估算

资源估计使用量说明
LUT100~500加法器、比较器、选择器
FF50~200流水线寄存器、状态机
DSP0~9乘法器(色彩转换9个)
BRAM(18K)0~6行缓冲(2~4行)、帧缓冲、LUT
延迟2~5 cycles流水线级数

Verilator验证命令

# 语法检查
verilator --lint-only verilog/lesson_13.v

# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_13.v --exe tb.cpp
make -C obj_dir -f Vlesson_13.mk
./obj_dir/Vlesson_13