行缓冲FIFO设计、多行缓存与滑动窗口数据组织
行缓冲缓存一行或多行像素，使当前像素可访问上下邻域构建2D滑动窗口。3x3滤波需要2行缓冲。容量=图像宽度x像素位宽x缓冲行数。640x8bitx3行约15Kbit。行缓冲用BRAM，帧缓冲用外部DDR SDRAM。
// 第06课：行缓冲设计 - 3行滑动窗口
module line_buffer #(
parameter DATA_W=8, IMG_W=640, NUM_LINES=3
)(
input wire clk, rst_n,
input wire valid_in,
input wire [DATA_W-1:0] data_in,
input wire sof_in, eol_in,
output wire valid_out,
output wire [DATA_W-1:0] line0_data, line1_data, line2_data
);
reg [DATA_W-1:0] lram0 [0:IMG_W-1], lram1 [0:IMG_W-1];
reg [11:0] wa; reg we;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin wa<=0; we<=0; end
else begin we<=valid_in; if (sof_in) wa<=0; else if (valid_in) wa<=(wa==IMG_W-1)?0:wa+1; end
end
always @(posedge clk) begin
if (we) begin lram1[wa]<=lram0[wa]; lram0[wa]<=data_in; end
end
reg [DATA_W-1:0] cd, pd; reg ov;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin cd<=0; pd<=0; ov<=0; end
else begin cd<=data_in; pd<=lram0[wa]; ov<=valid_in; end
end
assign valid_out=ov; assign line0_data=cd; assign line1_data=pd; assign line2_data=lram1[wa];
endmodule✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。
本节深入探讨行缓冲设计在FPGA实现中的关键设计决策和优化策略。
视频处理模块的时序设计需要考虑以下因素：
FPGA资源有限，视频处理模块需要精心优化：
| 策略 | 适用场景 | 节省资源 |
|---|---|---|
| 时分复用乘法器 | 像素时钟远低于系统时钟 | DSP 4~8x |
| 移位替代乘法 | 系数为2的幂次 | DSP 1个/次 |
| CSD编码 | 固定系数乘法 | DSP全部 |
| 查表替代计算 | 非线性函数(sin,exp) | 逻辑大量 |
| 对称性利用 | FIR系数对称 | 乘法器减半 |
视频处理中定点运算的精度直接影响图像质量。分析方法：
8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。
好的视频处理模块应该是参数化的：
视频模块的完整验证包括：
标准视频模块接口信号：
input wire clk, rst_n, // 时钟复位 input wire valid_in, // 输入有效 input wire [DATA_W-1:0] data_in, // 输入数据 input wire sof_in, eol_in, // 帧起始/行结束 output reg valid_out, // 输出有效 output reg [DATA_W-1:0] data_out, // 输出数据 output reg sof_out, eol_out // 帧起始/行结束
这种接口设计使模块可以自由级联，形成处理流水线。
视频处理是持续运行的，功耗优化很重要：
实际FPGA中行缓冲使用双端口BRAM：
Verilator仿真中使用reg数组等效，但综合时需要替换为BRAM原语。
对于宽图像(如4K)，行缓冲占用大量BRAM：
| 分辨率 | 1行缓冲 | 3行缓冲(3x3窗口) | 5行缓冲(5x5窗口) |
|---|---|---|---|
| 640x8bit | 5Kbit | 15Kbit(1 BRAM) | 25Kbit(2 BRAM) |
| 1920x8bit | 15Kbit | 46Kbit(3 BRAM) | 76Kbit(5 BRAM) |
| 3840x8bit | 30Kbit | 92Kbit(6 BRAM) | 153Kbit(9 BRAM) |
3x3窗口每行3个像素，相邻窗口有2个像素重合。利用移位寄存器避免重复读取：
新像素 -> [SR2] -> [SR1] -> [SR0] -> 丢弃
| | |
w02 w01 w00 (行0)
每行3个移位寄存器 + 2个行缓冲 = 3x3窗口，仅需3个写入操作(行缓冲+移位)。
图像边界的像素没有完整的邻域，需要特殊处理：
| 策略 | 实现 | 效果 |
|---|---|---|
| 零填充 | 边界外像素=0 | 边缘变暗 |
| 复制(钳位) | 边界外=最近边界像素 | 边缘平滑 |
| 镜像 | 边界外=镜像像素 | 边缘连续 |
| 缩小输出 | 不输出边界行列 | 输出尺寸缩小 |
| 术语 | 英文 | 说明 |
|---|---|---|
| 像素 | Pixel | 图像最小单元 |
| 帧 | Frame | 一帧完整图像 |
| 场 | Field | 隔行扫描的半帧 |
| 消隐 | Blanking | 非有效视频区域 |
| 流水线 | Pipeline | 多级并行处理架构 |
| 定点数 | Fixed-point | 有限精度数值表示 |
| 饱和截断 | Saturation | 超出范围钳位到边界 |
| 行缓冲 | Line Buffer | 缓存一行像素的存储器 |
| 帧缓冲 | Frame Buffer | 缓存一帧图像的存储器 |
| 时序 | Timing | 视频同步信号参数 |
| 错误现象 | 可能原因 | 解决方法 |
|---|---|---|
| 输出全零 | 复位未释放或valid未传播 | 检查rst_n和valid链 |
| 色彩偏移 | 系数位宽不足或溢出 | 增加中间结果位宽 |
| 行间错位 | 行缓冲地址不对齐 | 检查写地址和读地址 |
| 画面闪烁 | 时序违例或跨时钟域 | 添加同步器或约束 |
| 边缘伪影 | 边界处理不正确 | 添加边界检测和钳位 |
| 资源 | 估计使用量 | 说明 |
|---|---|---|
| LUT | 100~500 | 加法器、比较器、选择器 |
| FF | 50~200 | 流水线寄存器、状态机 |
| DSP | 0~9 | 乘法器(色彩转换9个) |
| BRAM(18K) | 0~6 | 行缓冲(2~4行)、帧缓冲、LUT |
| 延迟 | 2~5 cycles | 流水线级数 |
# 语法检查
verilator --lint-only verilog/lesson_06.v
# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_06.v --exe tb.cpp
make -C obj_dir -f Vlesson_06.mk
./obj_dir/Vlesson_06