阶段1：色彩与格式

第05课：视频时序生成

行场同步信号生成、消隐区处理与时序参数化设计

视频时序基础

视频时序控制器是视频系统的心脏，生成精确的HSYNC/VSYNC/DE信号。VGA 640x480@60Hz：H_TOTAL=800(640+16+96+48)，V_TOTAL=525(480+10+2+33)，像素时钟25.175MHz。1080p需要148.5MHz像素时钟。同步信号极性因分辨率而异。

常见视频时序参数

分辨率像素时钟H_TOTALV_TOTAL
640x480@6025.175MHz800525
800x600@6040.000MHz1056628
1280x720@6074.250MHz1650750
1920x1080@60148.500MHz22001125

Verilog实现

// 第05课：视频时序生成器
module video_timing_gen #(
    parameter IMG_W=640, IMG_H=480,
    parameter H_FP=16, H_SYNC=96, H_BP=48,
    parameter V_FP=10, V_SYNC=2, V_BP=33,
    parameter H_TOTAL=IMG_W+H_FP+H_SYNC+H_BP,
    parameter V_TOTAL=IMG_H+V_FP+V_SYNC+V_BP
)(
    input  wire clk, rst_n,
    output reg  hsync, vsync, de, sof,
    output reg  [11:0] hcnt, vcnt
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) hcnt<=0; else if (hcnt==H_TOTAL-1) hcnt<=0; else hcnt<=hcnt+1;
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) vcnt<=0;
        else if (hcnt==H_TOTAL-1) begin if (vcnt==V_TOTAL-1) vcnt<=0; else vcnt<=vcnt+1; end
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) hsync<=1;
        else hsync <= (hcnt>=IMG_W+H_FP && hcnt<IMG_W+H_FP+H_SYNC) ? 1'b0 : 1'b1;
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) vsync<=1;
        else vsync <= (vcnt>=IMG_H+V_FP && vcnt<IMG_H+V_FP+V_SYNC) ? 1'b0 : 1'b1;
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) de<=0; else de<=(hcnt<IMG_W)&&(vcnt<IMG_H);
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) sof<=0; else sof<=(hcnt==0)&&(vcnt==0);
    end
endmodule

✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。

仿真验证

练习

  1. 添加1080p时序支持
  2. 实现隔行扫描模式
  3. 添加测试图案生成器

成就解锁

深入理解：视频时序生成进阶

本节深入探讨视频时序生成在FPGA实现中的关键设计决策和优化策略。

时序与流水线设计

视频处理模块的时序设计需要考虑以下因素：

资源优化策略

FPGA资源有限，视频处理模块需要精心优化：

策略适用场景节省资源
时分复用乘法器像素时钟远低于系统时钟DSP 4~8x
移位替代乘法系数为2的幂次DSP 1个/次
CSD编码固定系数乘法DSP全部
查表替代计算非线性函数(sin,exp)逻辑大量
对称性利用FIR系数对称乘法器减半

定点精度分析

视频处理中定点运算的精度直接影响图像质量。分析方法：

  1. 最坏情况分析：追踪每个运算级的最大误差累积
  2. 统计方法：假设误差均匀分布，计算标准差
  3. 蒙特卡洛仿真：大量随机输入统计输出PSNR

8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。

可配置参数设计

好的视频处理模块应该是参数化的：

验证策略

视频模块的完整验证包括：

与前后模块的接口

标准视频模块接口信号：

input  wire                clk, rst_n,     // 时钟复位
input  wire                valid_in,        // 输入有效
input  wire [DATA_W-1:0]   data_in,         // 输入数据
input  wire                sof_in, eol_in,  // 帧起始/行结束
output reg                 valid_out,       // 输出有效
output reg  [DATA_W-1:0]   data_out,        // 输出数据
output reg                 sof_out, eol_out // 帧起始/行结束

这种接口设计使模块可以自由级联，形成处理流水线。

功耗考虑

视频处理是持续运行的，功耗优化很重要：

视频时序的高级主题

隔行扫描时序

隔行扫描将每帧分为奇场和偶场：

场同步信号在半行处切换，这是隔行时序的标志。

DVI/HDMI时序

DVI和HDMI本质上传输的是TMDS编码的视频时序：

像素时钟计算

PixelClk = H_TOTAL x V_TOTAL x FrameRate
分辨率@帧率H_TOTALV_TOTAL像素时钟
640x480@6080052525.175 MHz
1280x720@60165075074.250 MHz
1920x1080@6022001125148.500 MHz
3840x2160@6044002250594.000 MHz

锁相环(PLL)配置

FPGA需要PLL生成精确的像素时钟。以Xilinx MMCM为例：

// 100MHz输入 -> 148.5MHz像素时钟
MMCM_BASE #(
    .CLKIN_PERIOD   (10.0),
    .CLKFBOUT_MULT_F(14.85),
    .CLKOUT0_DIVIDE_F(10.0)
) mmcm_inst (
    .CLKIN(clk_100m),
    .CLKOUT0(clk_148m5),
    ...
);

附录

关键术语表

术语英文说明
像素Pixel图像最小单元
帧Frame一帧完整图像
场Field隔行扫描的半帧
消隐Blanking非有效视频区域
流水线Pipeline多级并行处理架构
定点数Fixed-point有限精度数值表示
饱和截断Saturation超出范围钳位到边界
行缓冲Line Buffer缓存一行像素的存储器
帧缓冲Frame Buffer缓存一帧图像的存储器
时序Timing视频同步信号参数

本课核心知识点

  1. 算法原理：理解视频时序生成的数学基础和物理意义
  2. 定点化：从浮点公式到Q格式定点实现
  3. 流水线设计：多级流水线平衡时序和面积
  4. Verilog实现：参数化、可配置、可验证的RTL代码
  5. 仿真验证：测试向量设计、边界条件覆盖

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前置知识

推荐阅读

Verilog编码检查清单

常见错误与调试

错误现象可能原因解决方法
输出全零复位未释放或valid未传播检查rst_n和valid链
色彩偏移系数位宽不足或溢出增加中间结果位宽
行间错位行缓冲地址不对齐检查写地址和读地址
画面闪烁时序违例或跨时钟域添加同步器或约束
边缘伪影边界处理不正确添加边界检测和钳位

本课资源估算

资源估计使用量说明
LUT100~500加法器、比较器、选择器
FF50~200流水线寄存器、状态机
DSP0~9乘法器(色彩转换9个)
BRAM(18K)0~6行缓冲(2~4行)、帧缓冲、LUT
延迟2~5 cycles流水线级数

Verilator验证命令

# 语法检查
verilator --lint-only verilog/lesson_05.v

# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_05.v --exe tb.cpp
make -C obj_dir -f Vlesson_05.mk
./obj_dir/Vlesson_05