数据前递 — Data Forwarding / Bypassing

📖 数据冒险与前递原理

流水线中，后续指令需要前序指令的结果，但前序指令还没写回寄存器堆——这就是RAW（Read After Write）冒险。

朴素方案：插入停顿（Stall/NOP），等写回完成。但每个RAW冒险浪费1-2个周期，性能损失巨大。

前递方案：结果计算完成后，直接从流水线寄存器旁路到需要它的阶段，不等写回。

🔬 前递检测逻辑详解

前递单元（Forwarding Unit）需要检测三种情况：

为什么x0不前递？

RISC-V规定x0始终为0，即使指令目标寄存器是x0也不改变其值。因此：

• 目标寄存器为x0的指令不触发前递（它没有写入任何有效结果）
• 源寄存器为x0的读操作使用RF的值0，不需要前递

🖥️ Verilog实现：前递单元

// Lesson 33: Data Forwarding (Bypass) for RAW hazards
module forwarding_unit #(
    parameter DATA_W = 32
)(
    input  wire [4:0]  id_rs1_i, id_rs2_i,
    input  wire [4:0]  ex_rd_i,
    input  wire        ex_regwrite_i,
    input  wire [31:0] ex_result_i,
    input  wire [4:0]  mem_rd_i,
    input  wire        mem_regwrite_i,
    input  wire [31:0] mem_result_i,
    input  wire [31:0] rf_rs1_i, rf_rs2_i,
    output reg  [31:0] fwd_rs1_o, fwd_rs2_o,
    output reg  [1:0]  fwd_sel_rs1_o, fwd_sel_rs2_o
);
    // EX前递优先级高于MEM
    always @(*) begin
        // RS1前递
        if (ex_regwrite_i && ex_rd_i != 5'd0 && ex_rd_i == id_rs1_i) begin
            fwd_rs1_o     = ex_result_i;
            fwd_sel_rs1_o = 2'b01;       // EX
        end else if (mem_regwrite_i && mem_rd_i != 5'd0
                    && mem_rd_i == id_rs1_i) begin
            fwd_rs1_o     = mem_result_i;
            fwd_sel_rs1_o = 2'b10;       // MEM
        end else begin
            fwd_rs1_o     = rf_rs1_i;
            fwd_sel_rs1_o = 2'b00;       // RF
        end
        // RS2前递（结构相同）
        if (ex_regwrite_i && ex_rd_i != 5'd0 && ex_rd_i == id_rs2_i) begin
            fwd_rs2_o     = ex_result_i;
            fwd_sel_rs2_o = 2'b01;
        end else if (mem_regwrite_i && mem_rd_i != 5'd0
                    && mem_rd_i == id_rs2_i) begin
            fwd_rs2_o     = mem_result_i;
            fwd_sel_rs2_o = 2'b10;
        end else begin
            fwd_rs2_o     = rf_rs2_i;
            fwd_sel_rs2_o = 2'b00;
        end
    end
endmodule

代码解析

• 优先级：EX > MEM > RF。EX阶段的结果是最近的指令产生的，优先使用
• x0保护：ex_rd_i != 5'd0 和 mem_rd_i != 5'd0 防止对x0的前递
• fwd_sel：2位选择信号，00=RF, 01=EX, 10=MEM，供后续MUX使用
• 组合逻辑：前递检测是纯组合逻辑，不增加流水线延迟

📊 前递对性能的影响

🧪 实验练习

1. 添加WB阶段前递：3级前递（EX/MEM/WB），消除MEM→EX的1周期停顿
2. 实现双发射前递：2条指令可能同时需要前递，需要4路前递网络
3. 测量前递命中率：统计EX/MEM/RF前递各占多少比例
4. 实现条件前递：只有特定指令类型（ALU）的结果才前递，Load结果走另一条路径