多端口寄存器堆 — Multi-Port Register File

📖 为什么需要多端口寄存器堆？

单发射流水线每周期最多需要2个读端口 + 1个写端口（2R1W）：一条指令最多读2个源寄存器、写1个目标寄存器。

但超标量处理器同时处理多条指令，端口需求成倍增长：

🔬 多端口读写冲突处理

多个写端口可能同时写同一个寄存器，需要优先级仲裁：

读端口：组合逻辑 vs 时序逻辑

• 组合逻辑读：地址有效后同一周期内输出数据。面积小，但加入关键路径
• 时序逻辑读：地址在一个周期锁存，数据下一周期输出。时序好，但增加延迟
• 大多数处理器使用组合逻辑读，因为寄存器堆读取速度很快（SRAM单周期可读）

🖥️ Verilog实现：4R2W多端口寄存器堆

// Lesson 32: Multi-Port Register File (2R1W + 2R1W = 4R2W)
module register_file_multi #(
    parameter ADDR_W = 5, DATA_W = 32, DEPTH = 32
)(
    input  wire                clk, rst_n,
    // Port A: 2R1W (Lane 0)
    input  wire [ADDR_W-1:0]   ra0_addr_i,
    output reg  [DATA_W-1:0]   ra0_data_o,
    input  wire [ADDR_W-1:0]   ra1_addr_i,
    output reg  [DATA_W-1:0]   ra1_data_o,
    input  wire [ADDR_W-1:0]   wa_addr_i,
    input  wire [DATA_W-1:0]   wa_data_i,
    input  wire                wa_en_i,
    // Port B: 2R1W (Lane 1)
    input  wire [ADDR_W-1:0]   rb0_addr_i,
    output reg  [DATA_W-1:0]   rb0_data_o,
    input  wire [ADDR_W-1:0]   rb1_addr_i,
    output reg  [DATA_W-1:0]   rb1_data_o,
    input  wire [ADDR_W-1:0]   wb_addr_i,
    input  wire [DATA_W-1:0]   wb_data_i,
    input  wire                wb_en_i
);
    reg [DATA_W-1:0] mem [0:DEPTH-1];

    // 组合逻辑读：x0硬连线为0
    always @(*) begin
        ra0_data_o = (ra0_addr_i == 5'd0) ? 0 : mem[ra0_addr_i];
        ra1_data_o = (ra1_addr_i == 5'd0) ? 0 : mem[ra1_addr_i];
        rb0_data_o = (rb0_addr_i == 5'd0) ? 0 : mem[rb0_addr_i];
        rb1_data_o = (rb1_addr_i == 5'd0) ? 0 : mem[rb1_addr_i];
    end

    // 时序逻辑写：Port B优先级高于Port A
    always @(posedge clk) begin
        if (wa_en_i && wa_addr_i != 5'd0)
            mem[wa_addr_i] <= wa_data_i;
        if (wb_en_i && wb_addr_i != 5'd0)
            mem[wb_addr_i] <= wb_data_i;  // 覆盖Port A
    end
endmodule

代码解析

• 4个读端口：ra0/ra1给Lane 0，rb0/rb1给Lane 1，组合逻辑同一周期输出
• 2个写端口：wa给Lane 0，wb给Lane 1，Port B优先级高（后执行的指令结果更"新"）
• x0硬连线：RISC-V规范要求x0始终为0，写入x0被忽略
• 冲突处理：同一周期写同一寄存器时，wb覆盖wa的结果

📊 多端口寄存器堆面积分析

在28nm工艺下，4R2W寄存器堆的面积约为2R1W的3倍。8R4W则增长到约10倍。这解释了为什么高端处理器（Apple M1的8发射）需要使用集群式（Banked）寄存器堆或分布式物理寄存器堆来降低面积和延迟。

🧪 实验练习

1. 实现写后读（Read-After-Write）旁路：同一周期内写端口的数据可以直接旁路到读端口
2. 实现Banked寄存器堆：将32个寄存器分为4个Bank，减少每Bank的端口数
3. 测量关键路径：4R2W vs 2R1W的读取延迟差异
4. 实现8R4W寄存器堆：4发射超标量所需