组相联Cache — Set-Associative Cache

📖 组相联Cache原理

组相联是直接映射和全相联的折中：每个内存地址可以映射到一组中的任意一路：

🔬 LRU替换策略

🖥️ Verilog实现：4路组相联Cache

// Lesson 12: Set-Associative Cache (16 sets × 4 ways, LRU)
module cache_set_assoc(
    input  wire        clk, rst_n,
    input  wire        cpu_req, cpu_we,
    input  wire [31:0] cpu_addr, cpu_wdata,
    output reg  [31:0] cpu_rdata,
    output reg         cpu_hit
);
    parameter NUM_SETS=16, NUM_WAYS=4;
    reg [25:0] tags [0:NUM_SETS-1][0:NUM_WAYS-1];
    reg [31:0] data [0:NUM_SETS-1][0:NUM_WAYS-1];
    reg valid [0:NUM_SETS-1][0:NUM_WAYS-1], dirty [0:NUM_SETS-1][0:NUM_WAYS-1];
    reg [2:0] lru [0:NUM_SETS-1];
    wire [3:0] idx=cpu_addr[5:2]; wire [25:0] tag=cpu_addr[31:6];
    reg [1:0] hit_way; reg hit_found; integer w,s;
    always @(*) begin
        hit_found=0; hit_way=0;
        for(w=0;w<NUM_WAYS;w=w+1)
            if(valid[idx][w]&&tags[idx][w]===tag) begin hit_found=1; hit_way=w[1:0]; end
    end
    reg [1:0] replace_way;
    always @(*) begin
        replace_way=0;
        for(w=0;w<NUM_WAYS;w=w+1) if(!valid[idx][w]) replace_way=w[1:0];
        if(valid[idx][0]&&valid[idx][1]&&valid[idx][2]&&valid[idx][3])
            case(lru[idx]) 0:replace_way=0; 1:replace_way=1; 2:replace_way=2; 3:replace_way=3; endcase
    end
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            for(s=0;s<NUM_SETS;s=s+1) begin for(w=0;w<NUM_WAYS;w=w+1) begin valid[s][w]<=0; dirty[s][w]<=0; end; lru[s]<=0; end
            cpu_hit<=0;
        end else if(cpu_req) begin
            if(hit_found) begin
                cpu_hit<=1; cpu_rdata<=data[idx][hit_way];
                if(cpu_we) begin data[idx][hit_way]<=cpu_wdata; dirty[idx][hit_way]<=1; end
                lru[idx]<=lru[idx]+1;
            end else begin
                cpu_hit<=0; tags[idx][replace_way]<=tag; valid[idx][replace_way]<=1;
                dirty[idx][replace_way]<=cpu_we;
                if(cpu_we) data[idx][replace_way]<=cpu_wdata;
                lru[idx]<=lru[idx]+1;
            end
        end else cpu_hit<=0;
    end
endmodule

代码解析

• 16组×4路：共64行，比直接映射多4倍容量
• 并行比较：4路Tag同时比较，hit_found组合输出
• 伪LRU：简化3位计数器实现替换策略
• 优先填空：有空路时直接使用，不替换

🧪 实验练习

1. 实现精确LRU：使用年龄计数器记录每路的访问顺序
2. 添加写回策略：Dirty行替换时写回内存
3. 实现Cache invalidate：按地址使Cache行无效
4. 对比2路 vs 4路 vs 8路：测量不同相联度的命中率

🔗 现代处理器的Cache层次

组相联Cache在现代处理器中的实际配置：

Cache一致性协议 (MESI)

MESI保证了多核系统中Cache的一致性。RISC-V的原子扩展（A扩展）LR/SC指令也依赖Cache一致性协议来实现。

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

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实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 Cache优化技术总结

组相联Cache的性能取决于多种优化技术的组合：

Victim Cache

Victim Cache是一个小的全相联Cache（通常4-8项），存储被主Cache驱逐的行。当主Cache miss但Victim Cache命中时，只需交换两个Cache行，避免访问内存。Intel Pentium首次使用Victim Cache，现代处理器中仍常见于L1和L2之间。

🔬 非阻塞Cache与MSHR

乱序处理器需要非阻塞Cache，允许Cache缺失时不阻塞后续访问：

MSHR数量决定了Cache可以同时处理多少个缺失。太少的MSHR会导致处理器在多个缺失时仍然阻塞。太多则增加面积和功耗。