直接映射Cache — Direct-Mapped Cache

📖 直接映射Cache原理

直接映射是最简单的Cache组织方式：每个内存地址只能映射到Cache中的一个固定位置：

🖥️ Verilog实现：直接映射Cache

// Lesson 11: Direct-Mapped Cache (16 entries)
module cache_direct(
    input  wire        clk, rst_n,
    input  wire        cpu_req, cpu_we,
    input  wire [31:0] cpu_addr, cpu_wdata,
    output reg  [31:0] cpu_rdata,
    output reg         cpu_hit,
    output reg  [31:0] mem_addr, mem_wdata,
    output reg         mem_req, mem_we
);
    parameter ENTRIES = 16;
    reg [25:0] tags [0:ENTRIES-1]; reg [31:0] data [0:ENTRIES-1];
    reg valid [0:ENTRIES-1], dirty [0:ENTRIES-1];
    wire [3:0] idx = cpu_addr[5:2]; wire [25:0] tag = cpu_addr[31:6];
    wire tag_match = (tags[idx]===tag) && valid[idx];
    integer i;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            for(i=0;i<ENTRIES;i=i+1) begin valid[i]<=0; dirty[i]<=0; end
            cpu_hit<=0; mem_req<=0;
        end else if(cpu_req) begin
            if(tag_match) begin
                cpu_hit<=1; mem_req<=0;
                if(cpu_we) begin data[idx]<=cpu_wdata; dirty[idx]<=1; end
                else cpu_rdata<=data[idx];
            end else begin
                cpu_hit<=0;
                if(dirty[idx]&&valid[idx]) begin
                    mem_addr<={tags[idx],idx,2'b00}; mem_wdata<=data[idx];
                    mem_we<=1; mem_req<=1;
                end else begin mem_req<=0; mem_we<=0; end
                tags[idx]<=tag; valid[idx]<=1; dirty[idx]<=0;
                if(cpu_we) begin data[idx]<=cpu_wdata; dirty[idx]<=1; end
            end
        end else begin cpu_hit<=0; mem_req<=0; mem_we<=0; end
    end
endmodule

代码解析

• 16行×32位：每行存储一个字（4字节）
• 写回策略：写命中时只更新Cache，标记Dirty
• 替换写回：Dirty行被替换时写回内存
• 冲突问题：相同Index不同Tag会冲突

📊 Cache性能分析

🧪 实验练习

1. 测量不同工作集的命中率：顺序访问vs随机访问
2. 添加写直达(Write-Through)：每次写入同时更新内存
3. 实现Cache行填充：miss时从内存读取整行数据
4. 添加性能计数器：统计命中/缺失次数和命中率

🔗 直接映射Cache的真实应用

虽然直接映射Cache命中率低，但它有独特优势：

Cache行大小的影响

直接映射Cache的关键洞察：如果工作集远小于Cache容量，直接映射的命中率接近100%。只有当工作集接近Cache容量时，冲突失效才成为问题。

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

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实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 Cache缺失分析工具

分析Cache行为是性能优化的关键：

🔬 Cache的写策略详解

写策略是Cache设计中最复杂的部分：