SV39虚拟内存 — SV39 Virtual Memory

📖 SV39地址格式

SV39使用39位虚拟地址，通过三级页表翻译为56位物理地址：

🔬 页表项(PTE)格式

🖥️ Verilog实现：SV39 MMU

// Lesson 09: SV39 Virtual Memory — Three-Level Page Table
module sv39_mmu(
    input  wire        clk, rst_n,
    input  wire        enable,
    input  wire [38:0] vaddr,
    input  wire [55:0] ptbase,
    output reg  [55:0] paddr,
    output reg         valid,
    output reg         fault,
    output reg  [1:0]  pte_perm
);
    wire [8:0] vpn2 = vaddr[38:30], vpn1 = vaddr[29:21], vpn0 = vaddr[20:12];
    wire [11:0] offset = vaddr[11:0];
    reg [63:0] l1_pte[0:511], l2_pte[0:511], l3_pte[0:511];
    integer i;
    initial begin
        for(i=0;i<512;i=i+1) begin l1_pte[i]=0; l2_pte[i]=0; l3_pte[i]=0; end
        l1_pte[0] = {44'd1, 2'b00, 4'b0000, 1'b0, 1'b0, 1'b1, 11'd0};
        l2_pte[0] = {44'd2, 2'b00, 4'b0000, 1'b0, 1'b0, 1'b1, 11'd0};
        l3_pte[0] = {44'd3, 2'b00, 4'b0000, 1'b1, 1'b1, 1'b1, 11'd0};
    end
    reg [1:0] stage; reg [8:0] sv_vpn2,sv_vpn1,sv_vpn0; reg [11:0] sv_offset;
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin paddr<=0; valid<=0; fault<=0; pte_perm<=0; stage<=0; end
        else if(!enable) begin paddr<={17'd0,vaddr}; valid<=1; fault<=0; stage<=0; end
        else begin
            case(stage)
            0: begin sv_vpn2<=vpn2; sv_vpn1<=vpn1; sv_vpn0<=vpn0; sv_offset<=offset;
                 if(!l1_pte[vpn2][0]) begin fault<=1; valid<=0; end
                 else if(l1_pte[vpn2][1]||l1_pte[vpn2][2]||l1_pte[vpn2][3]) begin
                   paddr<={l1_pte[vpn2][63:20],sv_vpn1,sv_vpn0,sv_offset};
                   pte_perm<={l1_pte[vpn2][1],l1_pte[vpn2][2]}; valid<=1; fault<=0; end
                 else stage<=1; end
            1: begin if(!l2_pte[sv_vpn1][0]) begin fault<=1; valid<=0; stage<=0; end
                 else if(l2_pte[sv_vpn1][1]||l2_pte[sv_vpn1][2]||l2_pte[sv_vpn1][3]) begin
                   paddr<={l2_pte[sv_vpn1][63:20],sv_vpn0,sv_offset};
                   pte_perm<={l2_pte[sv_vpn1][1],l2_pte[sv_vpn1][2]}; valid<=1; fault<=0; stage<=0; end
                 else stage<=2; end
            2: begin if(!l3_pte[sv_vpn0][0]) begin fault<=1; valid<=0; end
                 else begin paddr<={l3_pte[sv_vpn0][63:20],sv_offset};
                   pte_perm<={l3_pte[sv_vpn0][1],l3_pte[sv_vpn0][2]}; valid<=1; fault<=0; end
                 stage<=0; end
            endcase
        end
    end
endmodule

代码解析

• Bare模式：enable=0时直接传递虚拟地址作为物理地址
• 三级流水：每个时钟周期完成一级页表查找
• Leaf检测：R|W|X非零即为叶节点，直接翻译
• Fault处理：V=0或无效权限时产生page fault

🧪 实验练习

1. 添加超级页支持：L1 leaf(2MB)和L2 leaf(1GB)映射
2. 实现页表遍历：从内存读取PTE而非使用预初始化数组
3. 添加权限检查：U-mode访问S-mode页面触发fault
4. 实现sv48支持：4级页表，支持256TB虚拟地址

🔗 Linux RISC-V页表布局

Linux在RISC-V上的虚拟内存布局：

页表与TLB的交互

当TLB miss时，硬件页表遍历器（Page Table Walker）自动完成三级查找：

1. 读取satp获取L1页表基址
2. 用VPN[2]索引L1表，读取L1 PTE
3. 如果是non-leaf，用PPN获取L2基址
4. 用VPN[1]索引L2表，读取L2 PTE
5. 如果是non-leaf，用PPN获取L3基址
6. 用VPN[0]索引L3表，读取L3 PTE
7. 检查权限(V/R/W/X/U)，如果合法则填充TLB

整个遍历需要3次内存访问。如果L2/L3页表不在Cache中，延迟可能高达100+个时钟周期。

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

相关课程

实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 SV39 vs SV48 vs SV57

SV39覆盖512GB虚拟地址空间，对大多数应用足够。但大型数据库和AI训练框架可能需要更大的地址空间，这就是Sv48/Sv57存在的原因。

大页（Huge Page）优化

大页显著减少TLB缺失：64项TLB + 2MB大页 = 128MB覆盖范围（vs 256KB with 4KB页）。Linux通过mmap(MAP_HUGETLB)或透明大页（THP）支持。