中断处理 — Interrupt Handling

📖 RISC-V中断类型

RISC-V定义了三种中断源，每个特权级各有一组：

🔬 中断响应时序

🖥️ Verilog实现：中断优先级选择器

// Lesson 06: Interrupt Handling — Priority-based selection
module interrupt_handler(
    input  wire        clk, rst_n,
    input  wire [11:0] mie_val, mip_val,
    input  wire        mstatus_mie,
    input  wire [1:0]  current_priv,
    output reg  [31:0] int_cause,
    output reg         int_taken,
    output reg  [3:0]  int_id
);
    localparam PRV_M = 2'b10;
    wire mie_mei = mie_val[11] & mip_val[11];
    wire mie_msi = mie_val[3]  & mip_val[3];
    wire mie_mti = mie_val[7]  & mip_val[7];
    wire mie_sei = mie_val[9]  & mip_val[9];
    wire mie_ssi = mie_val[1]  & mip_val[1];
    wire mie_sti = mie_val[5]  & mip_val[5];

    reg int_pending; reg [31:0] sel_cause; reg [3:0] sel_id;
    always @(*) begin
        int_pending = 0; sel_cause = 0; sel_id = 0;
        if (mstatus_mie || current_priv < PRV_M) begin
            if (mie_mei) begin int_pending=1; sel_cause=32'h8000000B; sel_id=6; end
            else if (mie_msi) begin int_pending=1; sel_cause=32'h80000003; sel_id=3; end
            else if (mie_mti) begin int_pending=1; sel_cause=32'h80000007; sel_id=7; end
            else if (mie_sei) begin int_pending=1; sel_cause=32'h80000009; sel_id=9; end
            else if (mie_ssi) begin int_pending=1; sel_cause=32'h80000001; sel_id=1; end
            else if (mie_sti) begin int_pending=1; sel_cause=32'h80000005; sel_id=5; end
        end
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin int_cause <= 0; int_taken <= 0; int_id <= 0; end
        else begin
            int_taken <= int_pending;
            if (int_pending) begin int_cause <= sel_cause; int_id <= sel_id; end
        end
    end
endmodule

代码解析

• mie & mip：只有同时使能和等待的中断才参与优先级选择
• MIE检查：M-mode需要mstatus.MIE=1才能响应中断
• 低特权级直通：在U/S-mode时，M级中断自动可以响应
• 固定优先级：MEI > MSI > MTI > SEI > SSI > STI

🧪 实验练习

1. 添加中断嵌套：在M-mode handler中重新使能MIE
2. 实现S-mode中断：通过mideleg将中断委托给S-mode
3. 添加中断优先级配置：可编程的优先级排序
4. 实现中断抢占：高优先级中断可以抢占低优先级

🔗 中断在实时系统中的应用

实时操作系统（RTOS）对中断延迟有严格要求：

RISC-V中断嵌套

中断嵌套允许高优先级中断抢占低优先级中断的处理。在Linux中，中断处理分为上半部（top half，不可抢占）和下半部（bottom half，可抢占），以平衡实时性和吞吐量。

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

相关课程

实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 中断控制器演进

RISC-V最新的中断架构使用IMSC（Incoming Message-Signaled Interrupt Controller），支持MSI（Message-Signaled Interrupts）——设备直接写内存触发中断，无需专用的IRQ线。这与PCIe的MSI-X机制对应。

中断亲和性与负载均衡

在多核系统中，中断亲和性决定哪个核心处理哪个中断：

• 静态亲和性：每个中断固定到一个核心（简单但不均衡）
• 动态亲和性：IRQ balancing daemon根据负载分配（Linux默认）
• Per-CPU中断：每个核心处理自己的中断（如本地定时器）

🔬 中断控制器的设计空间

中断控制器的设计涉及多个权衡：