陷阱机制 — Trap Mechanism

📖 RISC-V异常分类

RISC-V将异常分为两大类：同步异常和异步中断：

🔬 Trap处理流程

🖥️ Verilog实现：Trap处理器

// Lesson 05: Trap Mechanism — Exception Entry & Jump to mtvec
module trap_handler(
    input  wire        clk, rst_n,
    input  wire [31:0] pc,
    input  wire        exc_req,
    input  wire [31:0] exc_cause,
    input  wire [31:0] mtvec_val,
    output reg  [31:0] trap_pc,
    output reg         trap_taken,
    output reg  [31:0] saved_pc,
    output reg  [31:0] saved_cause
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            trap_pc <= 0; trap_taken <= 0;
            saved_pc <= 0; saved_cause <= 0;
        end else if (exc_req) begin
            saved_pc <= pc; saved_cause <= exc_cause;
            trap_pc <= mtvec_val; trap_taken <= 1'b1;
        end else trap_taken <= 1'b0;
    end
endmodule

代码解析

• saved_pc：保存触发异常的PC到mepc
• saved_cause：保存异常码到mcause
• trap_pc：输出跳转目标地址（mtvec）
• Direct模式：所有异常跳转到mtvec基址

🧪 实验练习

1. 添加Vectored模式：PC = mtvec + 4×cause
2. 实现mtval保存：保存错误地址或非法指令
3. 添加异常委托：通过medeleg将异常委托给S-mode
4. 实现mscratch：trap时交换sp和mscratch，避免覆盖用户栈

🔗 Trap处理在Linux中的实现

Linux RISC-V的trap处理采用两级结构：M-mode（OpenSBI）和S-mode（Linux内核）：

Trap与异常委托

RISC-V通过medeleg和mideleg寄存器实现异常委托。每个bit位对应一个异常/中断码，设置为1表示委托给S-mode处理。典型的委托配置：

• 异常委托：ecall from U(8)、page fault(12/13/15)、breakpoint(3)等
• 中断委托：STI(5)、SSI(1)、SEI(9)等S级中断
• 不委托：M-mode ecall(11)、machine fault(1/5/7)等

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

相关课程

实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 Trap处理的硬件优化

现代处理器对trap处理进行了多种优化以降低延迟：

🔬 Trap处理与流水线的交互

Trap处理在流水线中引入了复杂的控制流：

精确异常是RISC设计的基本要求。它保证了操作系统trap handler看到的状态与顺序执行一致，简化了软件设计。乱序处理器（如BOOM）需要额外的ROB机制来保证精确异常。

🔬 乱序处理器中的精确异常

乱序执行给trap处理带来了挑战——如何保证精确异常？

精确异常是乱序处理器最复杂的设计挑战之一。BOOM使用"异常标记在ROB中传播"的方法，Intel使用类似的Reorder Buffer机制。这保证了即使指令乱序执行，软件看到的trap行为仍然与顺序执行一致。