CSR寄存器 — Control and Status Registers

📖 CSR寄存器地址空间

RISC-V的CSR采用12位地址空间（0x000-0xFFF），按特权级和功能分区：

🔬 CSR指令与原子操作

RISC-V提供专用CSR指令，保证读-修改-写操作的原子性：

🖥️ Verilog实现：CSR寄存器文件

// Lesson 02: CSR Registers — Read/Write with RS/RC operations
module csr_registers(
    input  wire        clk, rst_n,
    input  wire [11:0] csr_addr,
    input  wire        csr_read_en, csr_write_en,
    input  wire [31:0] csr_wdata,
    input  wire [1:0]  csr_op,  // 00=RW, 01=RS(set), 10=RC(clear)
    output reg  [31:0] csr_rdata,
    output reg         csr_illegal
);
    reg [31:0] mstatus, mie, mip, mepc, mcause, mtvec;

    always @(*) begin
        csr_rdata = 32'b0; csr_illegal = 1'b0;
        case (csr_addr)
            12'h300: csr_rdata = mstatus;
            12'h304: csr_rdata = mie;
            12'h344: csr_rdata = mip;
            12'h341: csr_rdata = mepc;
            12'h342: csr_rdata = mcause;
            12'h005: csr_rdata = mtvec;
            default: csr_illegal = 1'b1;
        endcase
    end

    wire [31:0] new_val = (csr_op == 2'b00) ? csr_wdata :
                          (csr_op == 2'b01) ? (csr_rdata | csr_wdata) :
                          (csr_rdata & ~csr_wdata);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            mstatus <= 0; mie <= 0; mip <= 0;
            mepc <= 0; mcause <= 0; mtvec <= 32'h00000400;
        end else if (csr_write_en && !csr_illegal) begin
            case (csr_addr)
                12'h300: mstatus <= new_val;
                12'h304: mie     <= new_val;
                12'h344: mip     <= new_val;
                12'h341: mepc    <= new_val;
                12'h342: mcause  <= new_val;
                12'h005: mtvec   <= new_val;
            endcase
        end
    end
endmodule

代码解析

• 组合读：CSR读取是组合逻辑，同一周期内可读
• 原子写：RS(set)和RC(clear)操作在写路径完成读-改-写
• 非法访问：访问未实现的CSR地址时拉高csr_illegal
• 复位值：mtvec复位为0x400（默认trap入口地址）

📊 mstatus寄存器详解

🧪 实验练习

1. 添加S-mode CSR：实现sstatus, sie, sip等S级寄存器
2. 实现mcounteren：控制用户态能否访问性能计数器
3. 添加CSR访问权限检查：U-mode访问M-mode CSR触发非法指令异常
4. 实现原子CSR操作：在单周期内完成CSRRS/CSRRC的读-改-写

🔗 CSR在真实系统中的使用

以下是一些真实系统中CSR操作的例子：

OpenSBI启动时的CSR初始化

Linux中断处理中的CSR操作

CSR操作的效率直接影响系统性能。Linux在上下文切换时需要读写约20个CSR，每次切换开销约200个时钟周期。

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

相关课程

实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言

📊 CSR性能计数器

RISC-V定义了一组硬件性能计数器，可通过CSR访问：

通过mcycle和minstret可以计算IPC（Instructions Per Cycle）：

mcounteren CSR控制U-mode是否可以读取性能计数器。Linux默认使能CY、TM、IR三个位，允许用户态通过rdcycle、rdtime、rdinstret伪指令读取。