特权级架构 — Privilege Architecture

📖 RISC-V特权级概述

RISC-V定义了三个特权级别，形成层次结构：

🔬 特权级切换机制

特权级切换发生在以下场景：

• ecall：从低特权请求高特权服务（U→M 或 S→M）
• mret/sret：从高特权返回低特权（M→U 或 S→U）
• 异常/中断：硬件自动提升到M-mode处理

特权级切换规则

• 只能向更高特权切换（trap entry），或通过mret/sret返回更低特权
• 不能直接从U跳到S（除非S-mode被委托了该异常）
• mstatus.MPP字段在trap时自动保存当前特权级
• mret时从mstatus.MPP恢复特权级

🖥️ Verilog实现：特权级切换模块

// Lesson 01: Privilege Architecture — M/S/U Mode Switching
module privilege_arch(
    input  wire        clk, rst_n,
    input  wire [1:0]  req_priv,      // 请求的目标特权级
    input  wire        req_valid,     // 请求有效
    output reg  [1:0]  current_priv,  // 当前特权级
    output reg  [1:0]  prev_priv,     // 前一特权级
    output reg         trap_active    // trap进行中
);
    localparam PRV_U = 2'b00, PRV_S = 2'b01, PRV_M = 2'b10;
    reg [1:0] mstatus_mpp;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            current_priv <= PRV_M; prev_priv <= PRV_M;
            mstatus_mpp <= PRV_M; trap_active <= 1'b0;
        end else if (req_valid) begin
            if (req_priv > current_priv) begin
                mstatus_mpp <= current_priv; prev_priv <= current_priv;
                current_priv <= req_priv; trap_active <= 1'b1;
            end else if (req_priv < current_priv) begin
                current_priv <= req_priv; trap_active <= 1'b0;
            end
        end
    end
endmodule

代码解析

• 复位：CPU从M-mode启动，这是RISC-V规范要求的
• 特权提升：ecall/trap时自动保存当前特权级到mstatus.mpp
• 特权返回：mret时从mstatus.mpp恢复，同时清除trap_active
• 不允许同级切换：只处理提升和降低，忽略同级请求

📊 特权级对比：RISC-V vs ARM vs x86

RISC-V的3级特权是最精简的设计——如果不需要虚拟化(H扩展)和安全(TrustZone)，3级足够运行完整的OS。

🧪 实验练习

1. 添加S-mode异常委托：通过medeleg/mideleg将部分异常委托给S-mode处理
2. 实现mstatus.MIE位：全局中断使能，影响特权级切换时机
3. 添加特权级违规检测：U-mode访问M-mode CSR时触发异常
4. 实现双特权级最小系统：仅M+U，适合嵌入式场景

🔗 RISC-V特权级实现案例

在嵌入式场景中，仅使用M+U两级特权可以大幅减小核心面积。FreeRTOS等实时OS直接运行在M-mode，用户代码在U-mode，不需要虚拟内存（S-mode的核心功能）。

在服务器/桌面场景中，M+S+U三级是标配：OpenSBI（M-mode）负责系统初始化和S-mode异常代理，Linux（S-mode）提供完整OS服务，用户程序（U-mode）通过ecall请求系统调用。

特权级与虚拟化的关系

RISC-V的H扩展（Hypervisor）添加了VS（Virtual Supervisor）和VU（Virtual User）两个虚拟化特权级。此时特权级层次变为：M→HS→VS→VU，共4级。Hypervisor运行在HS-mode，Guest OS运行在VS-mode。

特权级切换的性能影响

每次特权级切换（ecall/mret）需要保存和恢复CSR，典型开销为50-100个时钟周期。频繁的系统调用（如I/O密集型应用）可能消耗10-20%的CPU时间在特权级切换上。优化方法包括：

• 系统调用批处理：一次ecall处理多个请求（io_uring）
• VDSO：将只读系统调用（如gettimeofday）映射到用户空间
• 快速系统调用：最小化CSR保存/恢复操作

🎯 本课与整体课程的关系

📚 延伸阅读与参考资料

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实验环境搭建

建议使用以下环境进行实验：

• Verilator 5.020：Verilog仿真和lint（本课程使用的验证工具）
• QEMU virt：RISC-V全系统模拟器，支持M/S/U特权级
• Spike：RISC-V ISA模拟器，适合指令级调试
• OpenOCD + GDB：硬件调试工具链
• Chisel/FIRRTL：BOOM和Rocket使用的硬件描述语言