第27课：小数分频PLL设计

小数分频实现

平均分频比N_frac=N_int+N_frac。通过在N和N+1间切换实现，切换序列由Σ-Δ调制器决定。频率分辨率=fref/2^M，M=Σ-Δ位数(16~24bit)。

MASH Σ-Δ

多级噪声整形(MASH)是最常用的Σ-Δ架构。MASH 1-1(2阶)：两个1阶Σ-Δ级联。MASH 1-1-1(3阶)：三级级联，量化噪声+60dB/dec整形，低频噪声极低。

量化噪声管理

Σ-Δ量化噪声被推到高频，由PLL环路低通特性滤除。环路带宽需远小于fref/2以充分衰减量化噪声。3阶MASH需要BW

小数杂散

即使有Σ-Δ调制，PFD/CP非线性会将量化噪声折叠回低频，产生小数杂散。消除方法：CP线性化校准、Σ-Δ抖动(dithering)、增大anti-backlash延迟。

📐 理论基础

1. MASH Σ-Δ设计

MASH 1-1-1 (3阶): y1[n] = x[n] + e1[n] - e1[n-1] y2[n] = -e1[n] + e2[n] - e2[n-1] y3[n] = -e2[n] + e3[n] - e3[n-1] y_total = y1+y2+y3 = x[n] + e3[n] - 3*e3[n-1] + 3*e3[n-2] - e3[n-3] 量化噪声: E3(z) ∝ (1-z^(-1))^3 → +60dB/dec噪声整形

2. 环路带宽约束

量化噪声在PLL输出的贡献: L_ΣΔ(f) = |H(f)|² × S_ΣΔ(f) S_ΣΔ(f) = (2sin(πf/fref))^6 / (12*fref) 要求: L_ΣΔ(f) < L_target → BW < fref/C_ΣΔ C_ΣΔ ≈ 50~100 (3阶MASH)

3. 频率分辨率

Δf = fref/2^M M=24: Δf = 25MHz/2^24 ≈ 1.5Hz → 几乎连续调频频道设置: fout = (N + K/2^M) * fref K = round(frac_part * 2^M)

4. 小数杂散消除

CP线性化校准：数字辅助消除失配
Dithering：添加LSB扰动打破周期性
增大anti-backlash：确保UP/DN最小脉宽
差分CP：消除共模非线性
量化噪声补偿：前馈抵消量化噪声

🔬 SPICE仿真：小数分频PLL仿真

带MASH Σ-Δ的小数分频PLL仿真

📝 网表文件

Fractional-N PLL
VDD vdd 0 1.8
Vref ref 0 PULSE(0 1.8 0 0.1n 0.1n 20n 40n)
EPFD pd 0 ref fb 0 1
GCP ctrl 0 pd 0 0.0005
R1 ctrl n1 15k
C1 n1 0 150pF
C2 ctrl 0 15pF
GVCO vco 0 ctrl 0 1
EDIV fb 0 vco 0 0.0104
.tran 0.1n 50u
.print tran v(ctrl) v(vco)
.end

📊 仿真结果 ✅ 验证通过

515000	4.999872e-05	0.000000e+00	0.000000e+00	
515001	4.999882e-05	0.000000e+00	0.000000e+00	
515002	4.999892e-05	0.000000e+00	0.000000e+00	
515003	4.999902e-05	0.000000e+00	0.000000e+00	
515004	4.999912e-05	0.000000e+00	0.000000e+00	
515005	4.999922e-05	0.000000e+00	0.000000e+00	
515006	4.999932e-05	0.000000e+00	0.000000e+00	
515007	4.999942e-05	0.000000e+00	0.000000e+00	
515008	4.999952e-05	0.000000e+00	0.000000e+00	
515009	4.999962e-05	0.000000e+00	0.000000e+00	
515010	4.999972e-05	0.000000e+00	0.000000e+00	
515011	4.999982e-05	0.000000e+00	0.000000e+00	
515012	4.999992e-05	0.000000e+00	0.000000e+00	
515013	5.000000e-05	0.000000e+00	0.000000e+00	
Total analysis time (seconds) = 2.008
Total elapsed time (seconds) = 2.770 
Total DRAM available = 7685.906 MB.
DRAM currently available = 1334.770 MB.
Maximum ngspice program size =   44.914 MB.
Current ngspice program size =   36.441 MB.
Shared ngspice pages =   10.906 MB.
Text (code) pages =    6.156 MB.
Stack = 0 bytes.
Library pages =   25.680 MB.
Using SPARSE 1.3 as Direct Linear Solver

🏭 设计实例：小数分频PLL设计设计流程

Step 1: 规格定义

根据系统需求确定小数分频PLL设计的关键设计指标：

参数	典型值	设计约束
工作频率	1~10 GHz	取决于应用频段
电源电压	1.0~1.8V	工艺限制
功耗预算	1~20 mW	系统功耗分配
芯片面积	0.01~0.5 mm²	成本约束
工艺节点	28nm~180nm	可获取工艺

Step 2: 架构选择

小数分频PLL设计的架构选择需要考虑以下因素：

性能要求：频率范围、相位噪声、调谐范围
功耗约束：电池供电vs市电，待机vs工作模式
面积限制：片上电感面积vs数字校准电路面积
工艺兼容性：CMOS/BiCMOS/SiGe，可用器件模型
校准需求：是否需要自动频率校准(AFC)或自动幅度控制

Step 3: 电路设计

核心电路设计步骤：

确定MASH Σ-Δ调制器设计的基本参数(频率、增益、带宽)
选择有源器件尺寸(跨导gm、特征频率fT)
设计无源元件(L、C值及Q值要求)
偏置电路设计(电流源、参考电压)
仿真验证：DC工作点→AC频率响应→TRAN瞬态→NOISE噪声

Step 4: 版图与后仿真

版图设计要点：

对称性：差分对管的匹配(共质心、交叉指型)
隔离：敏感节点加Guard Ring，数字/模拟地分离
寄生：最小化关键节点的连线寄生(尤其是LC谐振节点)
电感：远离噪声源，注意电磁耦合
后仿真：提取寄生参数后重新仿真验证性能

Step 5: 测试验证

芯片回片后的测试方案：

测试项	仪器	方法
频率	频谱分析仪	直接测量载波频率
相位噪声	相位噪声分析仪	测量L(Δf)曲线
调谐范围	信号源+频谱仪	扫描Vctrl测量f(Vctrl)
功耗	源表	测量各电源电流
杂散	频谱仪	检查参考杂散和分数杂散

📋 设计要点清单

✅ 理解小数分频PLL设计的基本原理和关键参数
✅ 掌握SPICE仿真验证方法
✅ 能够进行设计计算和参数选择
✅ 了解小数分频PLL设计在实际系统中的应用
✅ 理解小数分频PLL设计的性能指标和权衡关系

📝 本课小结

本课深入学习了小数分频PLL设计的核心原理。通过理论分析了解了MASH Σ-Δ调制器设计和小数分频器实现的基本概念，通过SPICE仿真验证了电路的小数分频PLL仿真特性，通过设计计算掌握了关键参数的选择方法。实战：高分辨率小数-N频率合成器——这些知识将为后续课程的学习奠定坚实基础。

关键收获：

MASH Σ-Δ调制器设计：从原理到实践的完整理解
小数分频器实现：定量分析与参数计算
SPICE仿真：电路行为的可视化验证
设计权衡：性能、功耗、面积的综合考量

与前后课程的关联：

上一课内容为后续设计提供了理论基础
本课的MASH Σ-Δ调制器设计知识将在后续课程中继续深化
SPICE仿真方法是贯穿全课程的核心验证手段
设计计算为实际电路设计提供了定量依据

✏️ 练习题

设计MASH 1-1-1 Σ-Δ调制器(3阶)
实现N=96.25的小数分频
分析量化噪声的频谱分布
优化环路带宽滤除Σ-Δ噪声
比较小数杂散与整数杂散的特性

📚 延伸阅读与参考

Behzad Razavi, "Design of Analog CMOS Integrated Circuits" — 小数分频PLL设计的经典教材，第15章详细讨论了相关内容
Thomas Lee, "The Design of CMOS Radio-Frequency Integrated Circuits" — RF设计圣经，涵盖从器件到系统的完整设计方法
Dean Banerjee, "PLL Performance, Simulation, and Design" — PLL设计实用手册，提供了丰富的设计公式和仿真技巧
John Rogers, "Integrated Circuit Design for High-Speed Frequency Synthesis" — 频率合成器设计的深入分析
IEEE JSSC/TCAS — 关注小数分频PLL设计相关的最新研究进展，每年有数十篇相关论文发表
ngspice Manual — 仿真命令和模型参数详解，是仿真的必备参考
BSIM3/BSIM4 Model Manual — MOSFET模型参数说明，理解器件行为的基础

❓ 常见问题(FAQ)

Q1: 小数分频PLL设计设计中最常见的错误是什么？

A: 最常见的错误包括：忽略寄生参数的影响(特别是高频下连线电感和焊盘电容)、偏置点设置不当导致线性度恶化、以及仿真条件与实际测试条件不一致。建议在设计的每个阶段都进行corner仿真(FF/SS/TT)和Monte Carlo分析。

Q2: 如何选择合适的工艺节点？

A: 工艺选择需要综合考虑频率、功耗、面积和成本。对于小数分频PLL设计，通常28nm~65nm工艺可以满足大多数应用需求。更高频(>10GHz)可能需要更先进工艺或SiGe BiCMOS。数字校准功能在先进工艺中更容易实现。

Q3: 仿真和实际测试结果差异大怎么办？

A: 差异主要来源于：(1)模型精度(特别是高频下器件模型不准确)；(2)版图寄生(连线电阻/电容/电感未在原理图仿真中体现)；(3)封装效应(键合线电感、PCB走线)；(4)测量误差(探头负载效应)。建议做后仿真提取寄生，并在测试中使用去嵌入校准。

Q4: MASH Σ-Δ调制器设计和小数分频器实现的关系是什么？

A: MASH Σ-Δ调制器设计是小数分频PLL设计的基础原理，决定了电路的基本行为和性能上限；小数分频器实现是具体的设计实现手段，通过优化这些参数可以逼近理论极限。两者相辅相成，缺一不可。