第26课：整数分频PLL设计

系统架构

2.4GHz整数分频PLL：25MHz TCXO参考→PFD→CP→3阶环路滤波器→2.4GHz VCO→÷96分频器→反馈。频道间隔25MHz，支持96~100频道。

模块集成

各模块协同设计：PFD+CP的失配<1%、VCO的Kvco在200±50MHz/V、分频器速度>3GHz、环路滤波器寄生<5%。模块间接口电压范围需匹配。

稳定性验证

开环Bode图确认：|GH|在ωc处=0dB，∠GH在ωc处>-135°(φm>45°)。所有corner下φm>40°。验证闭环阶跃响应无振铃。

锁定时间优化

增大环路带宽缩短锁定时间，但杂散恶化。自适应带宽：锁定过程中用宽BW加速，锁定后切窄BW降杂散。Vctrl预置也可大幅加速。

📐 理论基础

1. 设计规格

参数	规格	设计值
输出频率	2.4GHz	N=96,fref=25MHz
频道间隔	25MHz	整数分频
相位噪声	<-105dBc/Hz@1MHz	VCO+PLL闭环
参考杂散	<-55dBc	3阶滤波器
锁定时间	<5μs	BW≈1.7MHz

2. 环路滤波器设计

设计目标: φm=55°, BW=1.7MHz Step1: ωc = 2π*1.7M = 10.68Mrad/s Step2: ωz = ωc/√(tan(φm/2+45°)) = 10.68M/2.47 = 4.32Mrad/s Step3: C1 = Icp/(2π*N*ωn²) = 500μ/(2π*96*10.5k²) = 75pF → 选150pF Step4: R1 = 1/(ωz*C1) = 1/(4.32M*150p) = 15.4kΩ Step5: C2 ≈ C1/10 = 15pF

3. 相位噪声预算

带内(Δf < BW): L ≈ L_ref*20log(N) + L_PFD/N = -145+20log(96) + L_PFD/96 ≈ -105 + L_PFD/96 带外(Δf > BW): L ≈ L_VCO(Δf) = -112dBc/Hz@1MHz 过渡区: PLL和VCO噪声交叉

4. 杂散分析

参考杂散: Spur ≈ 20log(Icp*ΔI/(2*VDD)*R1/(1+ωref*R2*C2)) = 20log(0.01*500μ*15k/(1+2π*25M*5k*15p)) ≈ -55dBc (满足)

🔬 SPICE仿真：整数分频PLL仿真

2.4GHz整数分频PLL的完整系统仿真

📝 网表文件

Integer-N PLL Design
VDD vdd 0 1.8
Vref ref 0 PULSE(0 1.8 0 0.1n 0.1n 20n 40n)
EPFD pd 0 ref fb 0 1
GCP ctrl 0 pd 0 0.0005
R1 ctrl n1 15k
C1 n1 0 150pF
C2 ctrl 0 15pF
GVCO vco 0 ctrl 0 1
EDIV fb 0 vco 0 0.0104
.tran 0.1n 20u
.print tran v(ctrl) v(vco)
.end

📊 仿真结果 ✅ 验证通过

206002	1.999892e-05	0.000000e+00	0.000000e+00	
206003	1.999902e-05	0.000000e+00	0.000000e+00	
206004	1.999912e-05	0.000000e+00	0.000000e+00	
206005	1.999922e-05	0.000000e+00	0.000000e+00	
206006	1.999932e-05	0.000000e+00	0.000000e+00	
206007	1.999942e-05	0.000000e+00	0.000000e+00	
206008	1.999952e-05	0.000000e+00	0.000000e+00	
206009	1.999962e-05	0.000000e+00	0.000000e+00	
206010	1.999972e-05	0.000000e+00	0.000000e+00	
206011	1.999982e-05	0.000000e+00	0.000000e+00	
206012	1.999992e-05	0.000000e+00	0.000000e+00	
Index   time            v(ctrl)         v(vco)          
--------------------------------------------------------------------------------
206013	2.000000e-05	0.000000e+00	0.000000e+00	
Total analysis time (seconds) = 1.125
Total elapsed time (seconds) = 1.435 
Total DRAM available = 7685.906 MB.
DRAM currently available = 1403.746 MB.
Maximum ngspice program size =   30.781 MB.
Current ngspice program size =   22.234 MB.
Shared ngspice pages =   10.828 MB.
Text (code) pages =    6.156 MB.
Stack = 0 bytes.
Library pages =   11.547 MB.
Using SPARSE 1.3 as Direct Linear Solver

🏭 设计实例：整数分频PLL设计设计流程

Step 1: 规格定义

根据系统需求确定整数分频PLL设计的关键设计指标：

参数	典型值	设计约束
工作频率	1~10 GHz	取决于应用频段
电源电压	1.0~1.8V	工艺限制
功耗预算	1~20 mW	系统功耗分配
芯片面积	0.01~0.5 mm²	成本约束
工艺节点	28nm~180nm	可获取工艺

Step 2: 架构选择

整数分频PLL设计的架构选择需要考虑以下因素：

性能要求：频率范围、相位噪声、调谐范围
功耗约束：电池供电vs市电，待机vs工作模式
面积限制：片上电感面积vs数字校准电路面积
工艺兼容性：CMOS/BiCMOS/SiGe，可用器件模型
校准需求：是否需要自动频率校准(AFC)或自动幅度控制

Step 3: 电路设计

核心电路设计步骤：

确定系统架构设计的基本参数(频率、增益、带宽)
选择有源器件尺寸(跨导gm、特征频率fT)
设计无源元件(L、C值及Q值要求)
偏置电路设计(电流源、参考电压)
仿真验证：DC工作点→AC频率响应→TRAN瞬态→NOISE噪声

Step 4: 版图与后仿真

版图设计要点：

对称性：差分对管的匹配(共质心、交叉指型)
隔离：敏感节点加Guard Ring，数字/模拟地分离
寄生：最小化关键节点的连线寄生(尤其是LC谐振节点)
电感：远离噪声源，注意电磁耦合
后仿真：提取寄生参数后重新仿真验证性能

Step 5: 测试验证

芯片回片后的测试方案：

测试项	仪器	方法
频率	频谱分析仪	直接测量载波频率
相位噪声	相位噪声分析仪	测量L(Δf)曲线
调谐范围	信号源+频谱仪	扫描Vctrl测量f(Vctrl)
功耗	源表	测量各电源电流
杂散	频谱仪	检查参考杂散和分数杂散

📋 设计要点清单

✅ 理解整数分频PLL设计的基本原理和关键参数
✅ 掌握SPICE仿真验证方法
✅ 能够进行设计计算和参数选择
✅ 了解整数分频PLL设计在实际系统中的应用
✅ 理解整数分频PLL设计的性能指标和权衡关系

📝 本课小结

本课深入学习了整数分频PLL设计的核心原理。通过理论分析了解了系统架构设计和模块设计与集成的基本概念，通过SPICE仿真验证了电路的整数分频PLL仿真特性，通过设计计算掌握了关键参数的选择方法。实战：完整的2.4GHz整数-N频率合成器——这些知识将为后续课程的学习奠定坚实基础。

关键收获：

系统架构设计：从原理到实践的完整理解
模块设计与集成：定量分析与参数计算
SPICE仿真：电路行为的可视化验证
设计权衡：性能、功耗、面积的综合考量

与前后课程的关联：

上一课内容为后续设计提供了理论基础
本课的系统架构设计知识将在后续课程中继续深化
SPICE仿真方法是贯穿全课程的核心验证手段
设计计算为实际电路设计提供了定量依据

✏️ 练习题

设计PLL使锁定时间<5μs
优化环路滤波器使φm>55°
仿真频道切换(96→98)的瞬态响应
计算并验证相位噪声曲线
设计AFC辅助VCO频段选择

📚 延伸阅读与参考

Behzad Razavi, "Design of Analog CMOS Integrated Circuits" — 整数分频PLL设计的经典教材，第15章详细讨论了相关内容
Thomas Lee, "The Design of CMOS Radio-Frequency Integrated Circuits" — RF设计圣经，涵盖从器件到系统的完整设计方法
Dean Banerjee, "PLL Performance, Simulation, and Design" — PLL设计实用手册，提供了丰富的设计公式和仿真技巧
John Rogers, "Integrated Circuit Design for High-Speed Frequency Synthesis" — 频率合成器设计的深入分析
IEEE JSSC/TCAS — 关注整数分频PLL设计相关的最新研究进展，每年有数十篇相关论文发表
ngspice Manual — 仿真命令和模型参数详解，是仿真的必备参考
BSIM3/BSIM4 Model Manual — MOSFET模型参数说明，理解器件行为的基础

❓ 常见问题(FAQ)

Q1: 整数分频PLL设计设计中最常见的错误是什么？

A: 最常见的错误包括：忽略寄生参数的影响(特别是高频下连线电感和焊盘电容)、偏置点设置不当导致线性度恶化、以及仿真条件与实际测试条件不一致。建议在设计的每个阶段都进行corner仿真(FF/SS/TT)和Monte Carlo分析。

Q2: 如何选择合适的工艺节点？

A: 工艺选择需要综合考虑频率、功耗、面积和成本。对于整数分频PLL设计，通常28nm~65nm工艺可以满足大多数应用需求。更高频(>10GHz)可能需要更先进工艺或SiGe BiCMOS。数字校准功能在先进工艺中更容易实现。

Q3: 仿真和实际测试结果差异大怎么办？

A: 差异主要来源于：(1)模型精度(特别是高频下器件模型不准确)；(2)版图寄生(连线电阻/电容/电感未在原理图仿真中体现)；(3)封装效应(键合线电感、PCB走线)；(4)测量误差(探头负载效应)。建议做后仿真提取寄生，并在测试中使用去嵌入校准。

Q4: 系统架构设计和模块设计与集成的关系是什么？

A: 系统架构设计是整数分频PLL设计的基础原理，决定了电路的基本行为和性能上限；模块设计与集成是具体的设计实现手段，通过优化这些参数可以逼近理论极限。两者相辅相成，缺一不可。