高级结构 13-18
第13课
✅ 仿真验证
折叠共源共栅
🔄 折叠共源共栅：单级高增益运放
折叠共源共栅（Folded Cascode）运放是单级运放中最重要的一种结构。它结合了共源共栅的高增益和差分对的大共模输入范围的优点，是目前最流行的运放架构之一。
📊 为什么叫"折叠"？
在套筒共源共栅中，输入管和共源共栅管是同类型的（都是NMOS），信号通路是"直线"的。在折叠共源共栅中，输入管是NMOS，而共源共栅管是PMOS——信号通路"折叠"了：
VDD
┌───┼───┐
│ │ │
M5 M6 │ ← PMOS共源共栅
│ │ │
│ M3 M4 ← PMOS共源共栅（二极管连接）
│ │ │
├─┐ │ │
d1───┘ │ ├───┤── out
│ │ │
M7 M9 │ ← NMOS共源共栅
│ │ │
M8 M10 │ ← NMOS电流镜
│ │ │
GND │
│ │
M1───┘ M2───┘
│ │
[Iss] │
│ GND
GND
│
Vin+ Vin-
🔬 折叠共源共栅的优势
vs 套筒共源共栅
| 特性 | 套筒 | 折叠 |
|---|
| 增益 | 高 | 高 |
| 共模输入范围 | 小 | 大 |
| 输出摆幅 | 小 | 中等 |
| 功耗 | 低 | 较高（两路电流） |
| 速度 | 快 | 快 |
⚙️ 增益计算
Av = gm1,2 × [gm7,9ro7,9(ro1,2‖ro3,5) ‖ gm5,6ro5,6ro3,4]
由于两侧都有共源共栅结构，输出阻抗极高，增益可达70~80dB。
📐 设计计算
例题：设计折叠共源共栅运放
目标：Av≥70dB, UGF≥50MHz, CL=5pF
UGF = gm1,2/(2πCL) → gm1,2 = 2π×50M×5p = 1.57mA/V
选择ISS=200μA → ID1,2=100μA
gm1,2=2×100μ/VOV → VOV=0.127V
🤔 随堂测验
- 折叠共源共栅为什么叫"折叠"？
- 与套筒共源共栅相比，折叠的优势是什么？
- 折叠共源共栅的功耗为什么更高？
- 如何计算折叠共源共栅的增益？
- 折叠共源共栅适合什么应用场景？
🏆 成就解锁：折叠共源共栅设计
✅ 理解折叠共源共栅的结构和原理
✅ 与套筒共源共栅做对比
✅ 计算折叠共源共栅的增益
✅ SPICE仿真验证
📋 SPICE网表
* L13: 折叠共源共栅运放
* 输入对
M1 d1 g1 s1 nmos w=10u l=1u
M2 d2 g2 s1 nmos w=10u l=1u
Iss s1 0 dc 100u
* PMOS共源共栅负载
M3 d1 c1p vdd vdd pmos w=20u l=1u
M4 c1p c1p vdd vdd pmos w=20u l=1u
M5 d2 c2p vdd vdd pmos w=20u l=1u
M6 c2p c1p vdd vdd pmos w=20u l=1u
* NMOS共源共栅
M7 d1 c1n gnd 0 nmos w=10u l=1u
M8 c1n c1n gnd 0 nmos w=10u l=1u
M9 out c2n gnd 0 nmos w=10u l=1u
M10 c2n c1n gnd 0 nmos w=10u l=1u
Vdd vdd 0 dc 3.3
Vbias_p c1p 0 dc 2.2
Vbias_n c1n 0 dc 1.0
Vinp g1 0 dc 1.2 ac 1
Vinn g2 0 dc 1.2 ac 0
CL out 0 5p
.model nmos nmos level=1 kp=50u vto=0.7 lambda=0.02 gamma=0.5 phi=0.6
.model pmos pmos level=1 kp=20u vto=-0.7 lambda=0.02 gamma=0.5 phi=0.6
.control
ac dec 100 1 100meg
meas ac dc_gain MAX vdb(out) from=1 to=1000
meas ac ugf WHEN vdb(out)=0
echo "DC增益(dB):" dc_gain
echo "UGF(Hz):" ugf
op
echo "输出电压:"
print v(out)
.endc
.end
📊 仿真结果
Circuit: * l13: 折叠共源共栅运放
Error on line 3 or its substitute:
m1 d1 g1 s1 nmos w=10u l=1u
not enough nodes
Simulation interrupted due to error!
📊 折叠共源共栅的详细设计
偏置电压的生成
折叠共源共栅需要多个偏置电压：
- NMOS共源共栅偏置：Vb,n ≈ VTH + 2VOV
- PMOS共源共栅偏置：Vb,p ≈ VDD - |VTH| - 2|VOV|
- 尾电流源偏置：由主偏置电流镜产生
这些偏置通常由宽幅共源共栅偏置电路产生，确保在工艺角变化下都能正常工作。
折叠点的信号处理
折叠点是NMOS输入对和PMOS共源共栅管的交汇处：
- 阻抗约为1/gm,cascode（低阻抗）
- 信号在此点"折叠"方向
- 需要确保此点的极点不影响主极点
🧩 拓展题
- 折叠共源共栅需要多少个偏置电压？
- 折叠点的阻抗为什么低？
- 如何设计宽幅偏置电路？
🔬 折叠共源共栅的工程实现
本节深入探讨折叠共源共栅的偏置电路设计，宽幅偏置实现，折叠点的信号完整性，版图对称性设计，为实际工程设计提供可操作的方法和技巧。
关键设计参数的关系图
理解参数之间的耦合关系是优化设计的基础。以下参数之间存在强耦合：
- 增益↔带宽：增益↑ → 带宽↓（密勒效应）
- 功耗↔速度：功耗↑ → gm↑ → 带宽↑，SR↑
- 噪声↔面积：面积↑ → 噪声↓（1/f）, 寄生电容↑
- 匹配↔面积：面积↑ → 失配↓（Pelgrom模型）
- 输出摆幅↔增益：共源共栅增益↑ → 摆幅↓
优秀的设计师能在这些约束中找到最优平衡点，而非简单最大化某一个指标。
SPICE仿真最佳实践
为确保仿真结果的可靠性，应遵循以下实践：
- 收敛性：使用.OPTIONS RELTOL=1e-4 VNTOL=1u ABSTOL=1p提高精度
- 初始条件：用.NODESET设置初始节点电压帮助收敛
- 步长控制：瞬态分析设置最大步长≤信号周期的1/100
- 模型验证：先用简单电路验证BSIM模型参数的合理性
- 结果校验：手算与仿真结果偏差<20%才算合理
设计迭代与优化策略
模拟电路设计是一个迭代优化过程。推荐的设计流程：
- 规格分解：将系统级指标分解为各模块的子指标
- 拓扑选择：根据子指标选择合适的电路拓扑
- 手算设计：用一阶模型估算管子尺寸和偏置
- 仿真验证：SPICE仿真确认手算的合理性
- 迭代优化：根据仿真偏差调整设计参数
- 最差情况验证：PVT+MC验证所有工艺角
- 版图设计：考虑匹配、保护和布线
- 后仿真：提取寄生参数重新仿真
常见设计陷阱与避坑指南
| 陷阱 | 表现 | 避免方法 |
|---|
| 忽略沟道长度调制 | 增益偏高30~50% | 始终在计算中包含λ |
| 忽略体效应 | 偏置点偏移 | 源极不接地时考虑γ |
| 忽略寄生电容 | 带宽偏高2~5倍 | 添加Cgs/Cgd/Cdb估算 |
| 过度依赖仿真 | 不理解电路行为 | 先手算再仿真验证 |
| 不验证工艺角 | 量产良率低 | SS/FF/TT全部验证 |
| 版图不考虑匹配 | 失调大 | 共质心+交叉指状 |
🧩 工程实践题
- 在你的设计中，增益和带宽的权衡点在哪里？
- 如何确定你的手算和仿真偏差是否合理？
- 如果仿真不收敛，应该怎么排查？
- 版图后仿真通常会比前仿真差多少？
- 如何制定设计收敛的退出标准？
📝 折叠共源共栅知识总结与思维导图
核心概念关系
本课的核心知识可以用以下逻辑链串联：
- 物理基础→ 半导体物理 → MOS管I-V特性 → 小信号模型
- 电路分析→ 大信号（DC传输特性）→ 小信号（增益/阻抗）→ 频率响应
- 设计方法→ 规格分解 → 拓扑选择 → 手算设计 → 仿真验证 → 迭代优化
- 工程实践→ PVT验证 → MC分析 → 版图设计 → 后仿真 → 测试验证
本课核心公式
掌握以下公式是理解本课内容的关键：
- 增益 = 跨导 × 输出阻抗（所有增益级的统一公式）
- 带宽 = 1/(2π × 时间常数)（所有极点的统一公式）
- 噪声 = kT/C（所有采样系统的基本限制）
- 失配 ∝ 1/√(面积)（Pelgrom模型的统一规律）
- 功耗 = VDD × Itotal（功耗的基本方程）
这五个公式贯穿整个运放设计课程。理解了它们，就理解了模拟设计的核心逻辑。
📐 关键参数速查表
| 参数 | 符号 | 公式 | 典型值 |
|---|
| 跨导 | gm | √(2μCox(W/L)ID) | 0.1~10 mA/V |
| 输出电阻 | ro | 1/(λID) | 10k~10MΩ |
| 本征增益 | gmro | √(2μCoxW/L)/(λ√ID) | 20~100 |
| 单位增益频率 | fT | gm/(2πCgs) | 100M~10GHz |
| 热噪声密度 | en | √(4kTγ/gm) | 1~100 nV/√Hz |
| 失调电压(1σ) | VOS | AVT/√(WL) | 0.5~5 mV |
从本课到下一课的衔接
本课讨论的内容为后续课程打下了基础：
- 本课的电路分析方法是后续所有课程的基础工具
- 本课的设计优化思路将在后续课程中反复使用
- 本课的仿真验证流程是所有电路设计的标准流程
- 理解本课的参数折中关系是系统级优化的前提
建议在进入下一课之前，确保你已经能够独立完成本课的练习题和仿真验证。
🔍 设计检查清单
在完成本课设计后，请逐项确认以下检查清单：
- ☐ 所有MOS管工作在饱和区（VDS > VOV）
- ☐ DC工作点在预期的范围内
- ☐ 增益满足规格要求
- ☐ 带宽满足规格要求
- ☐ 相位裕度≥45°（闭环使用时）
- ☐ 输出摆幅满足要求
- ☐ 功耗在预算范围内
- ☐ 噪声和失调可接受
- ☐ 所有工艺角（TT/FF/SS）仿真通过
- ☐ 版图考虑了匹配和保护
如果以上任何一项未通过，需要回到设计迭代中进行修改。记住：模拟设计是迭代的过程，第一次通常不会完美。
💡 设计直觉培养
优秀模拟设计师的直觉来自大量实践。以下是培养设计直觉的方法：
- 多做手算：不要一上来就仿真，先估算各节点的电压和电流
- 比较方案：同一个设计目标，尝试不同拓扑，比较优缺点
- 参数扫描：在SPICE中扫描关键参数，观察性能变化趋势
- 失败分析：仿真不收敛时，理解原因而非简单调整
- 总结规律：每次设计后记录经验教训，形成自己的设计规则
设计直觉不是天赋，而是经验的积累。每一个你手动计算的增益、每一个你调试过的偏置点，都在构建你的设计直觉。