第02课 - MOSFET版图 | IC Layout课程

深入理解MOSFET的物理结构与版图对应关系，学会绘制NMOS和PMOS晶体管版图，理解CMOS反相器版图和多指MOSFET结构。

理解MOSFET物理结构与版图层次的映射
掌握W/L参数与版图尺寸的关系
绘制NMOS和PMOS晶体管版图
绘制CMOS反相器版图
理解多指MOSFET及源漏共享

📖 MOSFET物理结构

MOSFET是集成电路最基本的器件，理解物理结构是画好版图的基础：

NMOS结构

         Gate (多晶硅)
           │
    ┌──────┼──────┐
    │  氧化层│氧化层 │  ~5nm
    │  N+  │  N+  │  源极和漏极
    └──────┴──────┘
    ═════════════════  P型衬底
    
    Vgs > Vth → 沟道导通 → Id ∝ W/L

PMOS结构

         Gate (多晶硅)
    ┌──────┼──────┐
    │  P+  │  P+  │  源极和漏极
    └──────┴──────┘
    ═════════════════  N-Well
    ═════════════════  P型衬底
    
    关键：PMOS需要N-Well！

迁移率与尺寸关系

参数	NMOS	PMOS	影响
μ (迁移率)	~500 cm²/Vs	~200 cm²/Vs	PMOS需2-3倍W匹配NMOS
Vth	~0.4V	~-0.4V	由工艺决定
Id (驱动电流)	∝ μn·W/L	∝ μp·W/L	W越大驱动越强

📐 版图层次映射

物理结构	Magic层名	说明
N-Well	nwell	PMOS区域
N型有源区	ndiff	= active + nplus
P型有源区	pdiff	= active + pplus
栅极	poly	横跨有源区形成沟道
接触孔	contact	→ Metal1
金属1	metal1	互连

NMOS绘制步骤

画ndiff矩形（宽度=W）
画poly横穿有源区（宽度=L）
画nplus覆盖有源区
在源漏画contact
画metal1连接

⚠️ 易错点：poly必须完全横穿有源区，两端延伸≥extension rule（0.12μm），否则沟道不完整！

📏 W/L与版图尺寸

            W (沟道宽度)
    ├────────────────────┤
    │    Poly (Gate)     │
    │   ┌────────────┐   │
    │   │  沟道 L     │   │
    │   └────────────┘   │
    Source     │     Drain

Id ∝ (W/L) × (Vgs-Vth)²（饱和区）
gm = 2Id/(Vgs-Vth) ∝ W/L

180nm工艺尺寸计算

参数	版图计算	示例(W=2μm,L=0.18μm)
有源区宽度	= W	2μm = 22λ
栅极宽度	= L	0.18μm = 2λ
poly延伸	每侧≥1.5λ	0.12μm

🔧 实操：NMOS晶体管

magic -dnull -noconsole <<'EOF'
# NMOS W=2um L=0.18um (lambda单位)
box 0 5 24 27; paint ndiff
box 10 3 12 29; paint poly
box -2 3 26 29; paint nplus
box 4 10 6 12; paint contact
box 3 9 7 13; paint metal1
box 18 10 20 12; paint contact
box 17 9 21 13; paint metal1
box 10 30 12 32; paint pc
box 9 29 13 33; paint metal1
save nmos_w2_l018
quit -noprompt
EOF

生成nmos_w2_l018.mag，DRC检查通过。

🔧 实操：PMOS晶体管

magic -dnull -noconsole <<'EOF'
# PMOS W=4um L=0.18um
box -6 -4 32 35; paint nwell
box 0 5 26 29; paint pdiff
box 10 3 12 31; paint poly
box -2 3 28 31; paint pplus
box 4 13 7 16; paint contact
box 3 12 8 17; paint metal1
box 19 13 22 16; paint contact
box 18 12 23 17; paint metal1
save pmos_w4_l018
quit -noprompt
EOF

PMOS版图含N-Well，DRC通过。

🔗 CMOS反相器版图

    VDD ───┬───
           │ PMOS
           ├── OUT=!IN
           │ NMOS
    GND ───┴───

magic -dnull -noconsole <<'EOF'
box 0 0 40 30; paint nwell
box 6 20 34 28; paint pdiff
box 6 19 34 29; paint pplus
box 18 18 20 30; paint poly
box 8 22 10 24; paint contact
box 7 21 11 25; paint metal1
box 28 22 30 24; paint contact
box 27 21 31 25; paint metal1
box 6 6 34 14; paint ndiff
box 6 5 34 15; paint nplus
box 18 4 20 16; paint poly
box 8 8 10 10; paint contact
box 7 7 11 11; paint metal1
box 28 8 30 10; paint contact
box 27 7 31 11; paint metal1
box 2 28 38 30; paint metal1
box 2 0 38 2; paint metal1
box 27 11 31 21; paint metal1
box 8 25 10 28; paint metal1
box 8 2 10 7; paint metal1
save inverter
quit -noprompt
EOF

反相器版图DRC通过，可导出GDSII。

🔬 多指MOSFET

单指 W=10μm:       多指 m=5, W=2μm each:
┌──────────┐       ┌──┐┌──┐┌──┐┌──┐┌──┐
│  W=10μm  │  →    │W2││W2││W2││W2││W2│
└──────────┘       └──┘└──┘└──┘└──┘└──┘
                    D   S   D   S   D

优点：减少栅极RC、源漏共享减面积、匹配更均匀。

m奇偶：m偶数时两端极性相同；m奇数时两端不同。

📝 实操练习

🔬 深度专题：MOSFET版图的寄生效应

版图不仅定义了几何形状，还决定了寄生参数。理解寄生效应是优化版图的关键：

主要寄生参数

寄生类型	来源	典型值	影响
Cgs (栅源电容)	栅极→有源区重叠	1-5 fF/μm	输入电容，影响速度
Cgd (栅漏电容)	栅极→漏极重叠	0.5-2 fF/μm	Miller效应，倍增
Cdb (漏衬底电容)	漏区→衬底PN结	0.5-3 fF/μm²	输出电容
Rg (栅极电阻)	多晶硅方块电阻	10-50 Ω/□	RC延迟，噪声
Rs/Rd (源漏电阻)	有源区+接触孔	5-50 Ω	串联电阻，增益下降

多指结构的寄生优化

多指结构通过缩短栅极走线来降低Rg：

单指 Rg = Rsquare × W/ncontact  (很长的栅极线)
多指 Rg = Rsquare × (W/m) / ncontact  (每条更短)

例：W=20μm, m=10, Rsquare=20Ω/□
单指: Rg ≈ 20 × 20/2 = 200Ω
多指: Rg ≈ 20 × 2/2 = 20Ω (10倍改善！)

减小寄生的方法

缩短走线：器件靠近负载，减少互连长度
多指结构：降低栅极电阻
多接触孔：并联接触孔降低Rs/Rd
共享源漏：减少有源区面积，降低Cdb
金属屏蔽：敏感信号上下加地线屏蔽

📝 进阶练习

综合练习：MOSFET版图项目

完成以下综合项目，将本课所学知识融会贯通：

根据MOSFET版图的设计要求，制定详细的版图计划（包括器件放置、走线方案、电源分配）
在Magic中实现MOSFET版图的完整版图
运行DRC检查，修复所有违规
运行LVS验证，确保电气一致性
进行寄生提取，分析寄生对性能的影响

提交内容：版图截图、DRC报告、LVS报告、寄生参数分析。

挑战练习

在基础版图上进行以下优化尝试：

面积优化：目标比初始版图减少20%面积
性能优化：关键路径走线缩短30%
匹配优化：关键器件的失配降低到0.1%以下

记录每次优化前后的指标变化，总结最优方案。

📚 扩展阅读

《The Art of Analog Layout》—— Alan Hastings，MOSFET版图相关章节
《IC Layout Basics: A Practical Guide》—— Christopher Saint
《CMOS IC Layout》—— Dan Clein
Magic官方文档：http://opencircuitdesign.com/magic/
OpenRAM项目：开源SRAM编译器，包含完整的版图生成流程

🔧 实操：不同尺寸MOSFET对比实验

我们通过一组实验来直观理解W/L对版图的影响。创建一个对比脚本：

magic -dnull -noconsole <<'EOF'
# 创建不同W/L比的NMOS对比
# Small: W=1um, Medium: W=4um, Large: W=8um

# Small NMOS (W=11 lambda)
box 0 0 11 20; paint ndiff
box 4 -2 6 22; paint poly
box -1 -3 12 23; paint nplus
box 2 7 4 9; paint contact; box 1 6 5 10; paint metal1
box 7 7 9 9; paint contact; box 6 6 10 10; paint metal1
save nmos_small

# Medium NMOS (W=22 lambda)  
box 30 0 52 20; paint ndiff
box 38 -2 40 22; paint poly
box 29 -3 53 23; paint nplus
box 33 7 35 9; paint contact; box 32 6 36 10; paint metal1
box 45 7 47 9; paint contact; box 44 6 48 10; paint metal1
save nmos_medium

# Large NMOS (W=44 lambda)
box 60 0 104 20; paint ndiff
box 76 -2 78 22; paint poly
box 59 -3 105 23; paint nplus
box 65 7 67 9; paint contact; box 64 6 68 10; paint metal1
box 90 7 92 9; paint contact; box 89 6 93 10; paint metal1
save nmos_large

quit -noprompt
EOF

面积对比

器件	W(μm)	L(μm)	有源区面积(μm²)	总版图面积(μm²)
Small	1.0	0.18	1.8	~5.0
Medium	4.0	0.18	7.2	~15.0
Large	8.0	0.18	14.4	~30.0

注意：总版图面积远大于有源区面积，因为需要包含接触孔、延伸、注入覆盖等。

📊 SPICE仿真验证

绘制版图后，我们需要用SPICE验证器件特性是否正确：

* NMOS DC特性仿真
.lib 'tsmc180.lib' tt

M1 drain gate source bulk nmos W=2u L=0.18u m=1

Vd drain 0 dc 1.8
Vg gate 0 dc 0
Vs source 0 dc 0
Vb bulk 0 dc 0

.dc Vg 0 1.8 0.01
.print dc Id(M1)
.end

通过SPICE仿真，可以验证：

Vth是否在预期范围（NMOS ~0.4V）
Id vs Vgs曲线是否符合平方律
W/L比是否正确反映在电流大小中

🏆 本课成就

🏆 MOSFET版图专家

✅ 绘制NMOS/PMOS晶体管版图

✅ 绘制CMOS反相器版图

✅ 理解W/L参数与多指结构

✅ 掌握版图层次映射关系

第02课：MOSFET版图

🎯 本课目标