第01课 - IC Layout概述 | IC Layout课程

理解IC Layout的核心概念、在芯片设计流程中的位置、基本术语，以及搭建验证环境。本课是整个课程的基础，后续所有课程都建立在这些概念之上。

掌握IC Layout的定义与作用
理解从RTL到GDSII的完整设计流程
了解版图的基本层次结构
搭建Docker+oss-cad-suite验证环境
理解GDSII文件格式的结构与层次

📖 什么是IC Layout

IC Layout（集成电路版图设计）是将电路原理图转换为可制造的几何图形的过程。版图设计师根据设计规则，在硅片上精确放置和连接各个器件，最终生成用于光刻掩膜版的GDSII文件。

简单来说：

原理图告诉工厂"我想要什么电路"——逻辑和功能定义
版图告诉工厂"怎么在硅片上画出来"——物理实现方案
GDSII是工厂能读懂的最终文件格式——制造的蓝图

版图设计是连接设计意图和物理实现的桥梁，直接决定了芯片的面积、性能、功耗和良率。一个优秀的版图设计师不仅需要理解电路功能，还需要深刻理解制造工艺的约束和限制。

版图设计师的角色定位

技能维度	具体要求	重要程度
电路理解	读懂原理图，理解信号流向和关键路径	⭐⭐⭐⭐⭐
工艺知识	理解DRC规则、寄生效应、匹配要求	⭐⭐⭐⭐⭐
工具操作	熟练使用版图编辑器（Magic/Virtuoso）	⭐⭐⭐⭐
脚本编程	Tcl/Python/SKILL自动化	⭐⭐⭐
调试能力	DRC/LVS错误分析与修复	⭐⭐⭐⭐⭐

🏭 芯片设计全流程

理解版图设计在整个芯片设计流程中的位置至关重要：

系统规格→架构设计→RTL设计→功能仿真→逻辑综合→版图设计→验证流片

阶段	描述	输入	输出	工具
系统规格	定义芯片功能、性能指标	市场需求	规格文档	Word/Excel
架构设计	模块划分、接口定义	规格文档	架构文档	Visio
RTL设计	Verilog/VHDL描述逻辑	架构文档	RTL代码	VSCode
功能仿真	验证RTL正确性	RTL	仿真波形	ModelSim
逻辑综合	RTL→门级网表	RTL+库	Netlist	DC
版图设计	网表→物理版图	Netlist	GDSII	Magic
DRC	验证制造规则	GDSII	DRC报告	Calibre
LVS	验证电气一致	GDS+Net	LVS报告	Netgen
寄生提取	提取RC参数	GDSII	SPEF	StarRC
后仿真	含寄生仿真	Net+SPEF	结果	HSPICE
流片	提交工厂	GDSII	芯片	—

💡 数字 vs 模拟版图：数字版图通常由EDA工具自动完成（APR），设计师主要负责约束。模拟版图需要手动绘制，对经验和直觉要求极高。本课程侧重模拟版图，但原理相通。

📐 版图的基本层次

芯片版图由多个掩膜层叠加而成，每一层对应一次光刻工艺步骤：

前端层次（FEOL）

层次名	缩写	GDS层号	用途
N-Well	NW	1	创建N阱（PMOS区域）
Active Area	AA	5	定义晶体管有源区
Polysilicon	POLY	6	栅极，局部互连
N+ Implant	NIMP	7	N型掺杂标记
P+ Implant	PIMP	8	P型掺杂标记

后端层次（BEOL）

层次名	缩写	GDS层号	用途	典型厚度
Contact	CO	10	AA/Poly→M1	0.3μm
Metal 1	M1	11	第一层互连	0.4μm
Via 1	V1	12	M1→M2通孔	0.3μm
Metal 2	M2	13	第二层互连	0.4μm
Metal 3-N	M3+	15+	高层互连/电源	0.6-2μm

层次间的连接关系

AA ─── Contact ─── M1 ─── Via1 ─── M2 ─── Via2 ─── M3
Poly ── Contact ──┘                    │
                          M2 ─── Via1 ─┘

180nm工艺通常3-6层金属，7nm工艺可达15层以上。每增加一层，布线灵活性增加但成本上升。

🔧 环境搭建：Docker + oss-cad-suite

Step 1: 拉取镜像

docker pull hpretl/oss-cad-suite-ubuntu22:latest

Step 2: 创建工作目录

mkdir -p ~/layout_workspace && cd ~/layout_workspace

Step 3: 启动容器

docker run -it --name layout_env -v $(pwd):/workspace hpretl/oss-cad-suite-ubuntu22:latest bash

⚠️ 本课程大多数操作可用命令行脚本完成，无需GUI。Magic无GUI模式：-dnull -noconsole

Step 4: 验证安装

which magic
which netgen

预期：/usr/local/bin/magic 和 /usr/local/bin/netgen

Step 5: 首次运行

magic -dnull -noconsole <<'EOF'
box 0 0 100 100
paint metal1
box 20 20 30 30
paint via1
box 0 0 50 50
paint metal2
save test_layout
quit -noprompt
EOF

执行无报错，生成test_layout.mag文件。

🗂️ GDSII文件格式

GDSII是芯片版图的标准交换格式（Calma, 1978），二进制格式，核心结构：

Library：顶层容器
Structure（STR）：版图单元
Element：BOUNDARY/PATH/TEXT/SREF/AREF
Layer:Datatype：层号和数据类型

LIBRARY
├── STR: inverter
│   ├── BOUNDARY layer=1 (N-Well)
│   ├── BOUNDARY layer=6 (Poly)
│   └── PATH layer=11 (Metal1)
├── STR: nand2
│   ├── SREF: inverter (引用)
│   └── ...
└── STR: top_chip
    ├── SREF: nand2
    └── AREF: inverter (3x2阵列)

Python读取GDSII

pip3 install gdspy
python3 -c "
import gdspy
lib = gdspy.GdsLibrary(infile='test_layout.gds')
for cell in lib.cells:
    print(f'Cell: {cell.name}')
    for poly in cell.polygons:
        print(f'  Polygon: layer={poly.layers}')
"

📊 版图设计的关键指标

📐 面积

面积 = W × H（μm²），直接影响芯片成本。12寸晶圆~1000颗10mm²芯片，但~100颗100mm²芯片。

成本 ∝ 面积 × (1 + 缺陷密度)

⚡ 性能

寄生RC决定延迟。布线越长、过孔越多，寄生越大。延迟 ∝ R×C

关键路径优化可提升时序裕量。

🔋 功耗

P = αCV²f，寄生C增加动态功耗。器件过大增加漏电。

版图优化可减少20-40%寄生功耗。

📈 良率

良率 = e^(-D₀×A)，D₀=缺陷密度。面积越大良率越低。

宽松布局提高良率但增加面积。

📝 实操练习

练习1：环境验证（必做）

创建三层金属+两个通孔的测试版图：

magic -dnull -noconsole <<'EOF'
box 0 0 200 100
paint metal1
box 0 0 200 100
paint metal2
box 0 0 200 100
paint metal3
box 50 30 70 50
paint via1
box 130 30 150 50
paint via2
save metal_stack_test
quit -noprompt
EOF
ls -la metal_stack_test.mag

🔬 深度专题：从沙子到芯片的制造旅程

理解版图设计的意义，需要了解芯片制造的完整过程。从一粒沙子（二氧化硅）到一块功能芯片，经历数百道工序：

晶圆制备

硅提纯：从沙子提取99.9999999%纯度的多晶硅（9N纯度）
单晶生长：柴可拉斯基法（CZ法）拉制硅锭，直径从150mm到300mm
切片：金刚线切割成0.7-0.8mm厚晶圆
研磨抛光：CMP得到镜面平整度（<0.5nm粗糙度）

前道工艺（FEOL）——版图的FEOL层对应这些步骤

阱形成：离子注入+退火→N-Well/P-Well层
栅极形成：热氧化→栅氧化层(5-50nm)，CVD→多晶硅沉积+光刻蚀刻
源漏形成：离子注入N+/P+→退火激活→形成源漏
侧墙形成：SiN沉积+蚀刻→形成LDD侧墙

后道工艺（BEOL）——版图的金属层对应这些步骤

接触孔：介质沉积→光刻→蚀刻→W填充→CMP
金属层：介质沉积→光刻→蚀刻→金属填充（Al或Cu）→CMP
通孔：同上，连接不同金属层
重复：3-15层金属，每层一次循环

版图与制造的关系

版图层	制造步骤	关键设备	精度
N-Well	离子注入+退火	离子注入机	±5%
Active	STI蚀刻+填充	光刻机+蚀刻机	±2%
Poly	CVD+光刻+蚀刻	光刻机(193nm/EUV)	±1nm
Contact	蚀刻+W填充	蚀刻机+CVD	±1%
Metal	大马士革工艺	CMP+电镀(Cu)	±5%

🏆 本课成就

🏆 IC Layout概述专家

✅ 搭建Docker+oss-cad-suite验证环境

✅ 创建首个Magic版图文件

✅ 理解GDSII文件格式与层次结构

✅ 掌握版图设计的关键指标

✅ 理解芯片设计全流程

第01课：IC Layout概述

🎯 本课目标