24 - PCIe PHY

🎯 课程目标

• 理解PCIe PHY的架构与多代标准演进
• 掌握PCIe Link训练与均衡机制
• 理解多Lane设计与Lane间的时序对齐
• 学会PCIe PHY的关键电气指标与验证

1. PCIe标准演进

2. PCIe PHY架构

┌────────────────────────────────────────────────────┐
│              PCIe PHY架构 (per lane)                  │
│                                                       │
│  TX:                                                  │
│  ┌──────┐  ┌──────┐  ┌──────┐  ┌──────┐            │
│  │并行  │→│编码器 │→│FIR   │→│CML   │→TX+/-        │
│  │数据  │  │128/130│  │3-tap │  │驱动  │              │
│  └──────┘  └──────┘  └──────┘  └──────┘            │
│                                                       │
│  RX:                                                  │
│  ┌──────┐  ┌──────┐  ┌──────┐  ┌──────┐            │
│  │并行  │←│解码器 │←│CDR+  │←│CTLE+ │←RX+/-        │
│  │数据  │  │130/128│  │判决  │  │DFE   │              │
│  └──────┘  └──────┘  └──────┘  └──────┘            │
│                                                       │
│  PLL: 参考时钟100MHz → 多相时钟生成                    │
│                                                       │
│  Link训练:                                            │
│  [Detect] → [Polling] → [Configuration] → [L0]       │
│     ↑                                    │            │
│     └──── [Recovery] ←──── [L0s/L1] ←──┘            │
└────────────────────────────────────────────────────┘

3. PCIe Link训练

PCIe设备通过Link训练（Link Training）建立可靠连接。训练过程由LTSSM（Link Training and Status State Machine）控制。

3.1 LTSSM状态机

3.2 均衡训练（Gen3+）

Gen3及以上需要均衡训练来优化TX和RX的均衡参数：

均衡训练阶段 (Phase 0-3):
Phase 0: 使用默认TX预设
Phase 1: RX请求TX调整预加重系数
Phase 2: RX调整CTLE/DFE参数
Phase 3: 确认最优设置，进入正常工作

TX预设表 (Gen3/4):
Preset 0: -6dB de-emphasis, 0dB pre-cursor
Preset 1: -3.5dB de-emphasis, 0dB pre-cursor
...
Preset 10: -12dB de-emphasis, +3.5dB pre-cursor

4. 多Lane设计

PCIe支持x1/x2/x4/x8/x16链路宽度。多Lane设计需要Lane间时序对齐。

4.1 Lane间对齐

• 位对齐：每个Lane的CDR独立恢复时钟
• 字对齐：使用COM符号对齐各Lane的字边界
• Lane对齐：多Lane数据需要FIFO弹性缓冲对齐
• SKP有序集：定期插入SKP符号补偿时钟差异

5. SPICE仿真：PCIe TX驱动器

* 24-pcie-tx-driver.sp
* PCIe Gen3 TX驱动器仿真 (8GT/s)

Vdd vdd 0 1.0

* 8GT/s伪随机数据 (1 UI = 125ps)
Vdata_p dp_data 0 pwl 0 1.0 0.0625n 1.0 0.0625n 0 0.125n 0
+ 0.1875n 0 0.1875n 1.0 0.250n 1.0 0.250n 0 0.375n 0

Vdata_n dn_data 0 pwl 0 0 0.0625n 0 0.0625n 1.0 0.125n 1.0
+ 0.1875n 1.0 0.1875n 0 0.250n 0 0.250n 1.0 0.375n 1.0

* CML驱动器
Itail vdd ntail 8m
Mn1 out_p dp_data ntail 0 nch W=60u L=0.1u
Mn2 out_n dn_data ntail 0 nch W=60u L=0.1u

* 50Ω终端
Rt_p out_p 0 50
Rt_n out_n 0 50

* 差分传输线
Tp out_p out_n far_p far_n Z0=50 TD=2n

* 远端接收
Rfr_p far_p 0 50
Rfr_n far_n 0 50

.tran 0.001n 0.5n
.measure tran vswing PP V(out_p,out_n) FROM=0.15n TO=0.35n
.measure tran trise TRIG V(out_p) VAL=0.3 RISE=1 TARG V(out_p) VAL=0.7 RISE=1
.print tran V(dp_data) V(out_p) V(out_n) V(far_p) V(far_n)
.end

6. 练习

7. 关键要点总结

5. PCIe PHY的ESD与信号完整性

PCIe差分对的ESD保护需要极低电容，否则影响高速信号完整性。

5.1 PCIe ESD保护方案

PCIe PHY的ESD保护采用片上二极管方案：

• TX+到VDD：P+/NWell二极管，电容<0.3pF
• TX-到VDD：P+/NWell二极管，电容<0.3pF
• TX+到TX-：差分二极管，保护过差分电压
• VDD到VSS：RC电源钳位

5.2 PCIe阻抗匹配要求

6. PCIe PHY的功耗管理

PCIe PHY支持多种低功耗状态：

7. PCIe链路重训练机制

PCIe链路在运行过程中可能因噪声、温度变化等原因需要重训练。

7.1 重训练触发条件

• CDR失锁（连续多个符号无法正确采样）
• 误码率超过阈值
• 电源状态变化（L0s→L0恢复）
• 速度变化（如Gen1→Gen2协商）
• 均衡参数调整

7.2 重训练流程

重训练进入Recovery状态，重新执行位锁定和均衡训练：

1. 检测到重训练触发条件
2. 进入Recovery状态
3. 交换TS1/TS2序列，重新位锁定
4. 如需均衡调整，执行Phase 0-3
5. 恢复到L0正常工作状态
6. 典型重训练时间：<100μs

重训练期间数据传输暂停，上层协议需要处理数据中断。

附录：设计参数速查表

8. PCIe高级特性

PCIe协议不断演进，引入了多种高级特性。

8.1 PCIe高级错误报告(AER)

AER提供详细的错误诊断信息：

8.2 PCIe ASPM(主动状态电源管理)

ASPM自动管理链路电源状态：

• L0s：单向低功耗，空闲时TX进入电气空闲
• L1：双向低功耗，两端协商进入
• L1.1/L1.2：更深低功耗，关闭PLL和部分电路
• 唤醒延迟：L0s <1μs, L1 ~10μs, L1.2 ~100μs