ESD保护不是单个IO的设计问题，而是全芯片级别的系统问题。每个IO的ESD保护器件必须与电源网络、其他IO的保护器件协同工作，形成完整的电流泄放网络。
┌────────────────────────────────────────────────────────┐
│ 全芯片ESD保护架构 │
│ │
│ 第一层：IO级保护 │
│ ┌──────┐ ┌──────┐ ┌──────┐ ┌──────┐ │
│ │IO #0 │ │IO #1 │ │IO #2 │ │IO #N │ │
│ │ESD │ │ESD │ │ESD │ │ESD │ │
│ │D_up │ │D_up │ │D_up │ │D_up │ │
│ │D_dn │ │D_dn │ │D_dn │ │D_dn │ │
│ └──┬───┘ └──┬───┘ └──┬───┘ └──┬───┘ │
│ │ │ │ │ │
│ 第二层：电源网络 │
│ ═══VDDIO总线═══════════════════════════════ │
│ │ │ │
│ 第三层：电源钳位 │
│ ┌──┴──┐ ┌─────┐ ┌─────┐ ┌──┴──┐ │
│ │Clamp│ │Clamp│ │Clamp│ │Clamp│ │
│ │ VDD │ │ VDD │ │ VDD │ │ VDD │ │
│ │ -VSS│ │ -VSS│ │ -VSS│ │ -VSS│ │
│ └──┬──┘ └──┬──┘ └──┬──┘ └──┬──┘ │
│ │ │ │ │ │
│ ═══VSS总线═══════════════════════════════ │
└────────────────────────────────────────────────────────┘ESD电流必须从被应力引脚通过低阻抗路径流到参考引脚。任何高阻抗环节都会导致电压升高，威胁内部电路。
现代SoC通常有多个电源域：核心域（VDD）、IO域（VDDIO）、模拟域（VDDA）、内存域（VDDM）等。每个域都需要ESD保护，域之间也需要ESD通路。
┌──────────────────────────────────────────────┐
│ 多电源域ESD保护网络 │
│ │
│ VDDIO ───┬── [Clamp_VDDIO] ──┬── VSS │
│ │ │ │
│ VDD ───┤── [Clamp_VDD] ──┤ │
│ │ │ │
│ VDDA ───┤── [Clamp_VDDA] ──┤ │
│ │ │ │
│ VDDM ───┤── [Clamp_VDDM] ──┤ │
│ │ │ │
│ 域间ESD二极管: │
│ VDDIO → VDD → VDDA → VDDM → VSS │
│ (通过正向二极管链连接) │
└──────────────────────────────────────────────┘不同电源域之间通过二极管链提供ESD电流路径。设计原则：
| 域间路径 | ESD器件 | 正向压降 | 注意事项 |
|---|---|---|---|
| VDDIO→VDD | 2-3个串联二极管 | 1.4-2.1V | 确保VDDIO-VDD > n×Vf |
| VDD→VSS | RC电源钳位 | ~1.5V | 标准电源钳位 |
| VDDA→VDD | 1-2个二极管 | 0.7-1.4V | 避免模拟噪声耦合 |
| VDDM→VSS | RC电源钳位 | ~1.0V | 需考虑上电序列 |
电源总线是ESD电流的主要通路。如果电源总线阻抗太高，ESD电流产生的电压降可能超过内部电路的安全裕量。
假设：HBM 2000V，峰值电流1.33A，VDD=1.2V核心域，栅氧安全电压3V
如果VDD总线长度5mm，宽100μm，M5金属（Rs≈0.05Ω/□）：
Rbus = 0.05Ω × (5000/100) = 2.5Ω → 超标！
解决方案：加宽金属、并联多层、增加电源钳位数量
电源钳位不是只在VDDIO电源引脚旁放一个就够，而是需要沿电源总线分布放置：
CDM保护是全芯片ESD设计中最困难的部分。CDM电流路径与HBM完全不同——芯片内部带电，通过一个引脚放电到外部地。
CDM放电场景：芯片带正电，引脚接触地
1. 芯片内部电荷存储在：
- VDD对VSS电容 (C_vdd)
- IO焊盘对VSS电容 (C_pad)
- 互连对衬底电容
2. 放电路径：
引脚 → ESD二极管 → VDD/VSS网络 → 其他引脚
3. 关键问题：
- 内部节点电压可能超过栅氧击穿电压
- 放电速度极快（<1ns），电源钳位来不及响应
- 反向放电（芯片正电→地引脚）产生负应力* 10-full-chip-hbm.sp
* 全芯片HBM ESD仿真（简化模型）
* ESD脉冲（IO0到VSS正应力）
Iesd io0 0 pwl 0 0 1n 1.33 10n 1.0 100n 0.1 500n 0.01
* IO0 ESD保护
D0_up io0 vddio d_esd
D0_dn vss io0 d_esd
* IO1 ESD保护
D1_up io1 vddio d_esd
D1_dn vss io1 d_esd
* VDDIO电源网络
Rvddio vddio vddio_center 0.5
Cvddio vddio_center 0 10n
* VSS电源网络
Rvss vss_center 0 0.3
* 电源钳位（VDDIO-VSS）
Mnclamp vddio_center gate 0 0 nch W=5000u L=0.35u
Rrc vddio_center rc 100k
Crc rc 0 10p
Mp1 gate_n rc vddio_center vddio_center pch W=4u L=0.35u
Mn1 gate_n rc 0 0 nch W=2u L=0.35u
Mp2 gate gate_n vddio_center vddio_center pch W=16u L=0.35u
Mn2 gate gate_n 0 0 nch W=8u L=0.35u
* 内部电路等效
Rint io0 internal 500
Cint internal 0 0.5p
.tran 0.1n 500n
.measure tran v_io0 MAX V(io0)
.measure tran v_vddio MAX V(vddio_center)
.measure tran v_int MAX V(internal)
.measure tran i_esd MAX I(Iesd)
.measure tran i_clamp MAX I(Mnclamp)
.print tran V(io0) V(vddio_center) V(internal) I(Iesd) I(Mnclamp)
.end全芯片ESD仿真关键结果：
全芯片ESD验证包括设计规则检查（DRC）、电路检查和全芯片仿真三个层次。
| 层次 | 工具 | 检查内容 |
|---|---|---|
| 版图DRC | Calibre ICV | ESD器件间距、SAB规则、保护环 |
| 电路规则 | Custom Checker | 每个IO有ESD保护、电源钳位数量、域间连接 |
| 路径检查 | ESD Path Finder | 所有引脚组合的ESD电流路径阻抗 |
| 全芯片仿真 | SPICE/FASTSPICE | 关键应力组合的瞬态仿真 |
| 硅验证 | HBM/CDM测试 | 实际ESD测试确认 |
一个芯片有80个IO，分布在4边（每边20个）。VDDIO总线周长40mm，金属宽度50μm，薄层电阻0.05Ω/□。要求HBM 2000V下总线压降不超过0.5V。计算需要多少个电源钳位。
峰值电流I = 1.33A
总线总电阻 = 0.05 × (40mm/50μm) = 0.05 × 800 = 40Ω
如果1个钳位在一端，最大压降 = 40Ω × 1.33A = 53.2V（远超标！）
N个均匀分布钳位，最大压降 = (Rtotal/N²) × I
0.5V = (40/N²) × 1.33 → N² = 40×1.33/0.5 = 106.4 → N ≈ 11个
实际设计中，每200-500μm放一个钳位，40mm需要80-200个，远超计算值。冗余是好的。
一个SoC有VDDIO(3.3V)、VDD(1.2V)、VDDA(3.3V模拟)三个电源域。画出域间ESD二极管连接图，标注导通方向。
VDDIO →[D1]→ VDD →[D2]→ VSS（IO到核心到地）
VDDA →[D3]→ VDDIO →[D1]→ VDD（模拟到IO到核心）
或 VDDA →[D]→ VSS（模拟直接到地）
注意：VDDA和VDDIO电压相同，需要2个串联二极管确保不导通
完成本课学习，你已经掌握了ESD保护阶段的全部知识！
✅ 已掌握 全芯片架构 ✅ 已掌握 多电源域 ✅ 已掌握 CDM策略 ✅ 已掌握 验证流程