📐 第19课：分频器设计

一、课程概述与原理

本课聚焦于分频器设计的设计与实现。这是多时钟域阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// clock_divider.v
// 可配置分频器 — 支持偶数/奇数分频
module clock_divider #(
    parameter DIV_RATIO = 4   // 分频比
)(
    input  wire clk_in,
    input  wire rst_n,
    output wire clk_out
);
    reg [15:0] counter;
    reg clk_out_r;
    always @(posedge clk_in or negedge rst_n) begin
        if (!rst_n) begin
            counter <= 16'd0;
            clk_out_r <= 1'b0;
        end else begin
            if (counter == (DIV_RATIO/2 - 1)) begin
                clk_out_r <= ~clk_out_r;
                counter <= 16'd0;
            end else
                counter <= counter + 1;
        end
    end
    assign clk_out = clk_out_r;
endmodule

三、设计原理详解

分频器设计的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_19.v
// 分频器设计测试台
`timescale 1ns/1ps
module tb_lesson_19;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 19 test complete");
        $finish;
    end
endmodule

偶数分频

偶数分频最简单：计数到N/2-1翻转输出。占空比50%。

奇数分频

奇数分频需要特殊处理才能实现50%占空比：

// odd_divider.v
// 奇数分频器 — 50%占空比
// 方法：上升沿计数N翻转，下降沿也计数N翻转，OR
module odd_divider #(
    parameter DIV_RATIO = 3
)(
    input  wire clk_in,
    input  wire rst_n,
    output wire clk_out
);
    reg [15:0] cnt_pos, cnt_neg;
    reg clk_pos, clk_neg;
    localparam HALF = (DIV_RATIO+1)/2;
    always @(posedge clk_in or negedge rst_n) begin
        if (!rst_n) begin cnt_pos <= 0; clk_pos <= 0; end
        else begin
            cnt_pos <= cnt_pos + 1;
            if (cnt_pos == HALF - 1) begin clk_pos <= 1; cnt_pos <= 0; end
            else if (cnt_pos == DIV_RATIO - 1) begin clk_pos <= 0; cnt_pos <= 0; end
        end
    end
    always @(negedge clk_in or negedge rst_n) begin
        if (!rst_n) begin cnt_neg <= 0; clk_neg <= 0; end
        else begin
            cnt_neg <= cnt_neg + 1;
            if (cnt_neg == HALF - 1) begin clk_neg <= 1; cnt_neg <= 0; end
            else if (cnt_neg == DIV_RATIO - 1) begin clk_neg <= 0; cnt_neg <= 0; end
        end
    end
    assign clk_out = clk_pos | clk_neg;
endmodule

小数分频

小数分频（如2.5分频）使用双模计数器：交替使用N和N+1分频，平均达到目标分频比。

分频时钟的CDC处理

分频时钟与源时钟之间是准同步关系——相位关系确定但频率不同。从分频时钟域到源时钟域的信号传递：

• 如果信号在分频时钟的一个周期内稳定→源时钟可以直接采样（不需要同步器）
• 如果信号变化与源时钟沿对齐→需要同步器

六、分频器的相位对齐

多路分频输出之间的相位对齐是SoC时钟设计的关键。使用对齐请求信号将计数器归零，确保分频输出的上升沿与源时钟上升沿对齐。

七、分频器的抖动分析

数字分频器的抖动来自源时钟抖动、计数器延迟和电源噪声。分频后的绝对抖动与源时钟相当，但相对抖动减小N倍。

八、PLL与分频器组合

实际SoC使用PLL+分频器组合：晶振50MHz→PLL VCO 500MHz→各路分频产生CPU(500M)/DDR(166M)/外设(100M)/UART(50M)时钟。所有分频时钟从同一VCO产生→相位关系确定→准同步→CDC更简单。

扩展阅读与深度分析

分频器设计是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：