🔀 第18课：时钟切换

一、课程概述与原理

本课聚焦于时钟切换的设计与实现。这是多时钟域阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// clock_mux.v
// 无毛刺时钟切换器
// 使用下降沿使能+上升沿选择，确保切换时无毛刺
module clock_mux (
    input  wire clk0,       // 时钟0
    input  wire clk1,       // 时钟1
    input  wire sel,        // 0=选clk0, 1=选clk1
    output wire clk_out     // 输出时钟
);
    wire sel_d0, sel_d1;
    // sel在clk0下降沿采样（确保clk0为低时切换）
    reg sel_clk0_d1, sel_clk0_d2;
    always @(negedge clk0) begin
        sel_clk0_d1 <= ~sel;
        sel_clk0_d2 <= sel_clk0_d1;
    end
    // sel在clk1下降沿采样
    reg sel_clk1_d1, sel_clk1_d2;
    always @(negedge clk1) begin
        sel_clk1_d1 <= sel;
        sel_clk1_d2 <= sel_clk1_d1;
    end
    // 与门+或门组合
    assign clk_out = (clk0 & sel_clk0_d2) | (clk1 & sel_clk1_d2);
endmodule

三、设计原理详解

时钟切换的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_18.v
// 时钟切换测试台
`timescale 1ns/1ps
module tb_lesson_18;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 18 test complete");
        $finish;
    end
endmodule

时钟切换的毛刺问题

直接用MUX切换时钟会产生毛刺——如果选择信号在时钟高电平期间变化，输出会出现窄脉冲：

三路以上时钟切换

// clock_mux_4way.v
// 四路无毛刺时钟切换器
module clock_mux_4way (
    input  wire clk0, clk1, clk2, clk3,
    input  wire [1:0] sel,
    output wire clk_out
);
    wire clk01, clk23;
    clock_mux mux_01 (.clk0(clk0), .clk1(clk1), .sel(sel[0]), .clk_out(clk01));
    clock_mux mux_23 (.clk0(clk2), .clk1(clk3), .sel(sel[0]), .clk_out(clk23));
    clock_mux mux_final (.clk0(clk01), .clk1(clk23), .sel(sel[1]), .clk_out(clk_out));
endmodule

时钟切换的时序约束

# 定义时钟切换后的输出时钟
create_generated_clock -name clk_out_0 -source clk0 [get_pins mux/out] -add
create_generated_clock -name clk_out_1 -source clk1 [get_pins mux/out] -add
# 设置互斥时钟组
set_clock_groups -exclusive -group clk_out_0 -group clk_out_1

六、时钟切换的完整时序约束

时钟MUX输出的SDC约束需要定义所有可能的生成时钟并设置互斥组：

create_generated_clock -name clk_out_0 -source clk0 [get_pins mux/out] -add
create_generated_clock -name clk_out_1 -source clk1 [get_pins mux/out] -add
set_clock_groups -exclusive -group clk_out_0 -group clk_out_1

七、动态频率切换（DVFS）

DVFS流程：软件写频率寄存器→PLL重配→切换到备用时钟→PLL锁定→切回PLL。切换过程中需要使用clock_mux确保无毛刺。

八、时钟切换的验证方法

验证关键点：切换瞬间无毛刺、切换后输出频率正确、快速连续切换不产生错误。

扩展阅读与深度分析

时钟切换是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：