🔀 第07课：异步FIFO原理

一、为什么需要异步FIFO？

当数据需要从一个时钟域传递到另一个时钟域时，同步FIFO无法使用——它的读写指针在同一个时钟域比较。异步FIFO（Asynchronous FIFO / Clock-Domain Crossing FIFO）是跨时钟域数据传输的标准解决方案。

二、异步FIFO的核心挑战

三、格雷码：解决多位一致性

格雷码（Gray Code）的核心性质：相邻两个值只有1位不同。这意味着即使采样时刻恰好在翻转窗口内，最多也只有1位不确定——不会出现多位同时翻转的不一致问题。

3.1 二进制↔格雷码转换

// bin_gray_conv.v
// 二进制与格雷码互转模块
module bin_to_gray #(
    parameter WIDTH = 5
)(
    input  wire [WIDTH-1:0] bin,
    output wire [WIDTH-1:0] gray
);

    // 格雷码 = 二进制 ^ (二进制 >> 1)
    assign gray = bin ^ (bin >> 1);

endmodule

module gray_to_bin #(
    parameter WIDTH = 5
)(
    input  wire [WIDTH-1:0] gray,
    output wire [WIDTH-1:0] bin
);

    // 逆转换：逐位异或
    // bin[WIDTH-1] = gray[WIDTH-1]
    // bin[i] = gray[i] ^ bin[i+1]
    genvar i;
    assign bin[WIDTH-1] = gray[WIDTH-1];

    generate
        for (i = WIDTH-2; i >= 0; i = i - 1) begin : gen_gray2bin
            assign bin[i] = gray[i] ^ bin[i+1];
        end
    endgenerate

endmodule

四、异步FIFO架构详解

五、满空判断的保守性分析

异步FIFO的满空判断有一个微妙的性质：保守但安全。

六、满空判断的具体条件

异步FIFO的满空判断与同步FIFO类似，但使用格雷码指针：

// async_fifo_ptrs.v
// 异步FIFO指针管理模块
// 包含二进制/格雷码转换和满空判断
module async_fifo_ptrs #(
    parameter ADDR_WIDTH = 4
)(
    // 写时钟域
    input  wire                  wr_clk,
    input  wire                  wr_rst_n,
    input  wire                  wr_en,
    output wire                  full,
    output wire [ADDR_WIDTH:0]   wr_ptr_bin,
    output wire [ADDR_WIDTH:0]   wr_ptr_gray,
    input  wire [ADDR_WIDTH:0]   rd_ptr_gray_sync,  // 同步过来的读指针

    // 读时钟域
    input  wire                  rd_clk,
    input  wire                  rd_rst_n,
    input  wire                  rd_en,
    output wire                  empty,
    output wire [ADDR_WIDTH:0]   rd_ptr_bin,
    output wire [ADDR_WIDTH:0]   rd_ptr_gray,
    input  wire [ADDR_WIDTH:0]   wr_ptr_gray_sync   // 同步过来的写指针
);

    // ==================== 写时钟域 ====================
    reg [ADDR_WIDTH:0] wr_ptr_bin_r;

    always @(posedge wr_clk or negedge wr_rst_n) begin
        if (!wr_rst_n)
            wr_ptr_bin_r <= 0;
        else if (wr_en && !full)
            wr_ptr_bin_r <= wr_ptr_bin_r + 1;
    end

    assign wr_ptr_bin  = wr_ptr_bin_r;
    assign wr_ptr_gray = wr_ptr_bin_r ^ (wr_ptr_bin_r >> 1);

    // 满判断（格雷码）
    wire [ADDR_WIDTH:0] rd_ptr_bin_sync;
    // 格雷码→二进制
    assign rd_ptr_bin_sync[ADDR_WIDTH] = rd_ptr_gray_sync[ADDR_WIDTH];
    genvar i;
    generate
        for (i = ADDR_WIDTH-1; i >= 0; i = i - 1) begin : gen_rd_g2b
            assign rd_ptr_bin_sync[i] = rd_ptr_gray_sync[i] ^ rd_ptr_bin_sync[i+1];
        end
    endgenerate

    assign full = (wr_ptr_bin_r == {~rd_ptr_bin_sync[ADDR_WIDTH], rd_ptr_bin_sync[ADDR_WIDTH-1:0] + 1});

    // ==================== 读时钟域 ====================
    reg [ADDR_WIDTH:0] rd_ptr_bin_r;

    always @(posedge rd_clk or negedge rd_rst_n) begin
        if (!rd_rst_n)
            rd_ptr_bin_r <= 0;
        else if (rd_en && !empty)
            rd_ptr_bin_r <= rd_ptr_bin_r + 1;
    end

    assign rd_ptr_bin  = rd_ptr_bin_r;
    assign rd_ptr_gray = rd_ptr_bin_r ^ (rd_ptr_bin_r >> 1);

    // 空判断（格雷码直接比较）
    assign empty = (wr_ptr_gray_sync == rd_ptr_gray);

endmodule

七、两级同步器

异步FIFO的关键组件——将格雷码指针从一侧安全地同步到另一侧：

// sync_2ff.v
// 两级触发器同步器
// 将异步信号同步到目标时钟域
// MTBF = exp(t_r / τ) / (W × f_c × f_d)
module sync_2ff #(
    parameter WIDTH = 5
)(
    input  wire             clk,
    input  wire             rst_n,
    input  wire [WIDTH-1:0] d,
    output wire [WIDTH-1:0] q
);

    reg [WIDTH-1:0] d1, d2;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            d1 <= {WIDTH{1'b0}};
            d2 <= {WIDTH{1'b0}};
        end else begin
            d1 <= d;    // 第一级：可能亚稳态
            d2 <= d1;   // 第二级：大概率已稳定
        end
    end

    assign q = d2;

endmodule

八、异步FIFO的MTBF分析

九、异步FIFO的读写时序详析

理解异步FIFO需要深入分析双端口RAM在两个不同时钟下的访问时序：

双端口RAM的关键特性：写端口和读端口完全独立。写操作在wr_clk的上升沿将数据写入RAM，读操作在rd_clk的上升沿从RAM读出数据。只要地址不冲突（满标志阻止写冲突地址，空标志阻止读无效地址），双端口RAM天然支持异步访问。

十、异步FIFO的复位策略

异步FIFO的复位是一个容易被忽略但至关重要的问题。由于两个时钟域独立运行，复位信号需要特别处理：

// async_fifo_reset.v
// 异步FIFO复位管理器
// 确保两个时钟域都正确复位
module async_fifo_reset (
    input  wire wr_clk,
    input  wire rd_clk,
    input  wire rst_n_async,    // 全局异步复位
    output wire wr_rst_n,       // 写域复位
    output wire rd_rst_n        // 读域复位
);

    // 写时钟域复位同步器
    reg wr_rst_d1, wr_rst_d2;
    always @(posedge wr_clk or negedge rst_n_async) begin
        if (!rst_n_async) begin
            wr_rst_d1 <= 1'b0;
            wr_rst_d2 <= 1'b0;
        end else begin
            wr_rst_d1 <= 1'b1;
            wr_rst_d2 <= wr_rst_d1;
        end
    end
    assign wr_rst_n = wr_rst_d2;

    // 读时钟域复位同步器
    reg rd_rst_d1, rd_rst_d2;
    always @(posedge rd_clk or negedge rst_n_async) begin
        if (!rst_n_async) begin
            rd_rst_d1 <= 1'b0;
            rd_rst_d2 <= 1'b0;
        end else begin
            rd_rst_d1 <= 1'b1;
            rd_rst_d2 <= rd_rst_d1;
        end
    end
    assign rd_rst_n = rd_rst_d2;

endmodule

十一、关键概念总结