阶段4：检测分割

第21课：前景分割

阈值分割、连通性分析与形态学处理的Verilog实现

前景分割原理

分割流程：1)差分; 2)阈值化; 3)形态学处理。腐蚀(3x3全AND)去小噪声，膨胀(3x3任一OR)填充空洞。开运算=先腐蚀后膨胀去噪声，闭运算=先膨胀后腐蚀填空洞。硬件：两组行缓冲级联实现开/闭运算。

Verilog实现

// 第21课：前景分割
module foreground_segment #(parameter DATA_W=8, IMG_W=640)(
    input  wire                clk, rst_n,
    input  wire                valid_in,
    input  wire [DATA_W-1:0]   data_in,
    input  wire                sof_in, eol_in,
    input  wire [7:0]          thresh,
    output reg                 valid_out,
    output reg                 fg_out
);
    reg bv;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) bv<=0; else if (valid_in) bv<=(data_in>thresh);
    end
    reg blb0[0:IMG_W-1],blb1[0:IMG_W-1]; reg [11:0] bc;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) bc<=0; else if (valid_in) bc<=(sof_in||bc==IMG_W-1)?0:bc+1;
    end
    always @(posedge clk) begin if(valid_in) begin blb1[bc]<=blb0[bc]; blb0[bc]<=bv; end end
    reg ev;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) ev<=0; else ev<=bv&blb0[bc]&blb1[bc]&(bc>0?blb0[bc-1]:1'b0)&(bc<IMG_W-1?blb0[bc+1]:1'b0);
    end
    reg dlb0[0:IMG_W-1],dlb1[0:IMG_W-1];
    always @(posedge clk) begin dlb1[bc]<=dlb0[bc]; dlb0[bc]<=ev; end
    reg dv2;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) dv2<=0; else dv2<=ev|dlb0[bc]|dlb1[bc]|(bc>0?dlb0[bc-1]:1'b0)|(bc<IMG_W-1?dlb0[bc+1]:1'b0);
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin valid_out<=0;fg_out<=0; end else begin valid_out<=valid_in; fg_out<=dv2; end
    end
endmodule

✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。

仿真验证

练习

  1. 扩展模块功能
  2. 优化资源使用
  3. 仿真验证关键场景

成就解锁

深入理解：前景分割进阶

本节深入探讨前景分割在FPGA实现中的关键设计决策和优化策略。

时序与流水线设计

视频处理模块的时序设计需要考虑以下因素：

资源优化策略

FPGA资源有限，视频处理模块需要精心优化：

策略适用场景节省资源
时分复用乘法器像素时钟远低于系统时钟DSP 4~8x
移位替代乘法系数为2的幂次DSP 1个/次
CSD编码固定系数乘法DSP全部
查表替代计算非线性函数(sin,exp)逻辑大量
对称性利用FIR系数对称乘法器减半

定点精度分析

视频处理中定点运算的精度直接影响图像质量。分析方法：

  1. 最坏情况分析：追踪每个运算级的最大误差累积
  2. 统计方法：假设误差均匀分布，计算标准差
  3. 蒙特卡洛仿真：大量随机输入统计输出PSNR

8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。

可配置参数设计

好的视频处理模块应该是参数化的：

验证策略

视频模块的完整验证包括：

与前后模块的接口

标准视频模块接口信号：

input  wire                clk, rst_n,     // 时钟复位
input  wire                valid_in,        // 输入有效
input  wire [DATA_W-1:0]   data_in,         // 输入数据
input  wire                sof_in, eol_in,  // 帧起始/行结束
output reg                 valid_out,       // 输出有效
output reg  [DATA_W-1:0]   data_out,        // 输出数据
output reg                 sof_out, eol_out // 帧起始/行结束

这种接口设计使模块可以自由级联，形成处理流水线。

功耗考虑

视频处理是持续运行的，功耗优化很重要：

进阶主题与优化

形态学运算的组合可以构建复杂的图像处理操作：形态学梯度(膨胀-腐蚀)=边缘，顶帽变换(原图-开运算)=亮细节，黑帽变换(闭运算-原图)=暗细节。这些操作在视频检测中非常有用，可以提取不同尺度的特征。

时序优化

当像素时钟较高(如148.5MHz for 1080p)时，关键路径可能无法满足时序约束。优化方法：

面积优化

当FPGA资源紧张时，可以牺牲吞吐率换取面积：

功耗优化

视频处理模块持续运行，功耗优化很重要：

调试技巧

附录

关键术语表

术语英文说明
像素Pixel图像最小单元
帧Frame一帧完整图像
场Field隔行扫描的半帧
消隐Blanking非有效视频区域
流水线Pipeline多级并行处理架构
定点数Fixed-point有限精度数值表示
饱和截断Saturation超出范围钳位到边界
行缓冲Line Buffer缓存一行像素的存储器
帧缓冲Frame Buffer缓存一帧图像的存储器
时序Timing视频同步信号参数

本课核心知识点

  1. 算法原理：理解前景分割的数学基础和物理意义
  2. 定点化：从浮点公式到Q格式定点实现
  3. 流水线设计：多级流水线平衡时序和面积
  4. Verilog实现：参数化、可配置、可验证的RTL代码
  5. 仿真验证：测试向量设计、边界条件覆盖

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前置知识

推荐阅读

Verilog编码检查清单

常见错误与调试

错误现象可能原因解决方法
输出全零复位未释放或valid未传播检查rst_n和valid链
色彩偏移系数位宽不足或溢出增加中间结果位宽
行间错位行缓冲地址不对齐检查写地址和读地址
画面闪烁时序违例或跨时钟域添加同步器或约束
边缘伪影边界处理不正确添加边界检测和钳位

本课资源估算

资源估计使用量说明
LUT100~500加法器、比较器、选择器
FF50~200流水线寄存器、状态机
DSP0~9乘法器(色彩转换9个)
BRAM(18K)0~6行缓冲(2~4行)、帧缓冲、LUT
延迟2~5 cycles流水线级数

Verilator验证命令

# 语法检查
verilator --lint-only verilog/lesson_21.v

# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_21.v --exe tb.cpp
make -C obj_dir -f Vlesson_21.mk
./obj_dir/Vlesson_21