第10课：边缘增强

边缘增强原理

边缘增强=边缘检测+原图混合。Sobel算子用两个3x3核检测水平和垂直梯度：Gx=[-1,0,1;-2,0,2;-1,0,1], Gy=[-1,-2,-1;0,0,0;1,2,1]。梯度幅值|G|约等于|Gx|+|Gy|(L1范数近似)。混合：Out=Original+blend*Edge，blend通常取0.3~0.8。

常见3x3卷积核

滤波器	核	效果
均值	[1,1,1;1,1,1;1,1,1]/9	模糊/平滑
高斯	[1,2,1;2,4,2;1,2,1]/16	高斯模糊
拉普拉斯	[0,-1,0;-1,4,-1;0,-1,0]	边缘检测
锐化	[0,-1,0;-1,5,-1;0,-1,0]	锐化增强

Verilog实现

// 第10课：边缘增强 - Sobel检测+混合
module edge_enhance #(parameter DATA_W=8, IMG_W=640, BLEND_W=8)(
    input  wire                clk, rst_n,
    input  wire                valid_in,
    input  wire [DATA_W-1:0]   data_in,
    input  wire                sof_in, eol_in,
    input  wire [BLEND_W-1:0]  blend,
    output reg                 valid_out,
    output reg  [DATA_W-1:0]   data_out
);
    reg [DATA_W-1:0] lb0[0:IMG_W-1],lb1[0:IMG_W-1]; reg [11:0] col;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) col<=0; else if (valid_in) col<=(sof_in||col==IMG_W-1)?0:col+1;
    end
    reg [DATA_W-1:0] p00,p01,p02,p10,p11,p12,p20,p21,p22;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) {p00,p01,p02,p10,p11,p12,p20,p21,p22}<='0;
        else if (valid_in) begin
            lb1[col]<=lb0[col]; lb0[col]<=data_in;
            p00<=p01;p01<=p02;p02<=lb1[col]; p10<=p11;p11<=p12;p12<=lb0[col];
            p20<=p21;p21<=p22;p22<=data_in;
        end
    end
    reg signed [11:0] gx,gy;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin gx<=0;gy<=0; end
        else begin
            gx<=-$signed({1'b0,p00})+$signed({1'b0,p02})-{1'b0,p10,1'b0}+{1'b0,p12,1'b0}-$signed({1'b0,p20})+$signed({1'b0,p22});
            gy<=-$signed({1'b0,p00})-{1'b0,p01,1'b0}-$signed({1'b0,p02})+$signed({1'b0,p20})+{1'b0,p21,1'b0}+$signed({1'b0,p22});
        end
    end
    reg [12:0] mag;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) mag<=0; else mag<=(gx[11]?-gx:gx)+(gy[11]?-gy:gy);
    end
    reg [DATA_W-1:0] od; reg dd;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin od<=0;dd<=0; end else begin od<=p11; dd<=valid_in; end
    end
    reg [17:0] br;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) br<=0; else br<=$signed({1'b0,od})*256+$signed({1'b0,(mag>255)?8'hFF:mag[DATA_W-1:0]})*$signed({1'b0,blend});
    end
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin valid_out<=0;data_out<=0; end
        else begin valid_out<=dd;
            if(br[17]) data_out<=0; else if(|br[17:15]) data_out<=8'hFF; else data_out<=br[14:7];
        end
    end
endmodule

✅Verilator验证通过 — 本课Verilog代码已通过 Verilator --lint-only 检查。

仿真验证

• 功能正确性验证
• 边界条件测试
• 时序约束检查
• 资源利用率分析

深入理解：边缘增强进阶

本节深入探讨边缘增强在FPGA实现中的关键设计决策和优化策略。

时序与流水线设计

视频处理模块的时序设计需要考虑以下因素：

• 关键路径：乘法器通常是关键路径，需要插入流水线寄存器
• 行缓冲延迟：第一行数据无法输出有效结果(边界效应)
• valid信号传播：每级都需打拍传播valid，确保数据-控制对齐
• 复位策略：异步复位+同步释放，避免复位恢复时间违例

资源优化策略

FPGA资源有限，视频处理模块需要精心优化：

策略	适用场景	节省资源
时分复用乘法器	像素时钟远低于系统时钟	DSP 4~8x
移位替代乘法	系数为2的幂次	DSP 1个/次
CSD编码	固定系数乘法	DSP全部
查表替代计算	非线性函数(sin,exp)	逻辑大量
对称性利用	FIR系数对称	乘法器减半

定点精度分析

视频处理中定点运算的精度直接影响图像质量。分析方法：

1. 最坏情况分析：追踪每个运算级的最大误差累积
2. 统计方法：假设误差均匀分布，计算标准差
3. 蒙特卡洛仿真：大量随机输入统计输出PSNR

8bit视频处理的经验法则：中间结果至少保留12bit，最终输出截断到8bit。

验证策略

视频模块的完整验证包括：

• 功能验证：单元测试+对比测试(Python/MATLAB参考模型)
• 边界验证：全0、全255、第一行/列、最后一行/列
• 时序验证：valid/sof/eol信号的正确传播
• 压力测试：连续多帧运行，检查状态机不死锁

与前后模块的接口

标准视频模块接口信号：

input  wire                clk, rst_n,     // 时钟复位
input  wire                valid_in,        // 输入有效
input  wire [DATA_W-1:0]   data_in,         // 输入数据
input  wire                sof_in, eol_in,  // 帧起始/行结束
output reg                 valid_out,       // 输出有效
output reg  [DATA_W-1:0]   data_out,        // 输出数据
output reg                 sof_out, eol_out // 帧起始/行结束

这种接口设计使模块可以自由级联，形成处理流水线。

功耗考虑

视频处理是持续运行的，功耗优化很重要：

• 时钟门控：无效区域(消隐期)关闭模块时钟
• 数据门控：乘法器输入为0时降低切换率
• 电压缩放：非关键路径使用低电压域
• 流水线深度：更深的流水线允许更低时钟频率和电压

进阶主题与优化

边缘检测的评估指标：Pratt's Figure of Merit(FOM)衡量检测边缘与真实边缘的匹配度。Canny边缘检测是最优边缘检测器：高斯平滑+梯度计算+非极大值抑制+双阈值滞后跟踪。但Canny的NMS和滞后跟踪在FPGA中实现复杂，Sobel+阈值是实用的折中方案。

时序优化

当像素时钟较高(如148.5MHz for 1080p)时，关键路径可能无法满足时序约束。优化方法：

• 插入流水线寄存器：将组合逻辑拆分为更小的段
• 使用DSP切片的内部流水线：Xilinx DSP48E2支持3级内部流水线
• 降低控制信号扇出：复制寄存器减少负载
• 使用多周期路径约束：某些路径不需要单周期完成

面积优化

当FPGA资源紧张时，可以牺牲吞吐率换取面积：

• 时分复用：1个乘法器分时服务9个乘法操作(9x时钟)
• 资源共享：多个模块共享行缓冲(需仲裁器)
• 精度降低：8bit像素用6bit处理(视觉可接受)
• 功能裁剪：简化算法(如中值替代双边滤波)

功耗优化

视频处理模块持续运行，功耗优化很重要：

• 时钟门控：消隐期间关闭模块时钟
• 操作数隔离：无效数据时乘法器输入置零
• 电压频率缩放：非实时场景降低时钟频率
• 部分重配置：动态加载不同功能的比特流

附录

关键术语表

术语	英文	说明
像素	Pixel	图像最小单元
帧	Frame	一帧完整图像
场	Field	隔行扫描的半帧
消隐	Blanking	非有效视频区域
流水线	Pipeline	多级并行处理架构
定点数	Fixed-point	有限精度数值表示
饱和截断	Saturation	超出范围钳位到边界
行缓冲	Line Buffer	缓存一行像素的存储器
帧缓冲	Frame Buffer	缓存一帧图像的存储器
时序	Timing	视频同步信号参数

本课核心知识点

1. 算法原理：理解边缘增强的数学基础和物理意义
2. 定点化：从浮点公式到Q格式定点实现
3. 流水线设计：多级流水线平衡时序和面积
4. Verilog实现：参数化、可配置、可验证的RTL代码
5. 仿真验证：测试向量设计、边界条件覆盖

同阶段相关课程

• 第07课：2D FIR滤波
• 第08课：高斯模糊
• 第09课：锐化
• 第11课：降噪(时域/空域)
• 第12课：直方图均衡

前置知识

• 第01-06课（色彩与格式阶段）

推荐阅读

• 《Digital Image Processing》- Gonzalez & Woods，图像处理圣经
• 《RTL Modeling with SystemVerilog》- Stuart Sutherland，RTL设计参考
• Xilinx UG934 - Video Processing Reference Design
• Intel AN 746 - Video and Image Processing Suite
• ITU-R BT.601/BT.709/BT.2020 色彩标准文档

Verilog编码检查清单

• 所有寄存器有复位初值
• 时序逻辑用非阻塞赋值(<=)
• 组合逻辑用阻塞赋值(=)
• 端口列表按clk/rst/输入/输出排列
• 关键参数用parameter而非hard-code
• 有符号运算明确使用$signed()
• 位宽匹配，无隐式截断
• valid/sof/eol信号每级打拍传播

常见错误与调试

错误现象	可能原因	解决方法
输出全零	复位未释放或valid未传播	检查rst_n和valid链
色彩偏移	系数位宽不足或溢出	增加中间结果位宽
行间错位	行缓冲地址不对齐	检查写地址和读地址
画面闪烁	时序违例或跨时钟域	添加同步器或约束
边缘伪影	边界处理不正确	添加边界检测和钳位

Verilator验证命令

# 语法检查
verilator --lint-only verilog/lesson_10.v

# 带波形仿真(需要testbench)
verilator --trace --cc verilog/lesson_10.v --exe tb.cpp
make -C obj_dir -f Vlesson_10.mk
./obj_dir/Vlesson_10