第25课 · 特权架构
M/S/U模式特权级切换ecall/mret
📌 学习目标：理解 RISC-V 三级特权架构（M/S/U），实现特权级切换和 ecall/mret 指令处理。
一、RISC-V 特权级
| 级别 | 缩写 | 编码 | 典型用途 |
|---|
| 机器模式 | M | 11 | 最高权限，直接访问所有资源 |
| 监管者模式 | S | 01 | 操作系统内核 |
| 用户模式 | U | 00 | 用户应用程序 |
二、特权级切换机制
特权级提升（低→高）：
U → S : ecall（系统调用）
S → M : ecall（请求机器服务）
任何 → M : 异常/中断
特权级降低（高→低）：
M → S : mret（MPP=S）
S → U : sret（SPP=U）
三、mstatus 关键字段
[12:11] MPP - 之前的特权级
[7] MPIE - 之前的中断使能
[3] MIE - 机器模式中断使能
进入异常：MPP ← 当前特权级, MPIE ← MIE, MIE ← 0
MRET返回：特权级 ← MPP, MIE ← MPIE
Verilog 实现
"keyword">module privilege_controller (
"keyword">input clk, rst,
"keyword">input [1:0] current_priv,
"keyword">input ecall, mret, sret, exception_occurs,
"keyword">output "keyword">reg [1:0] next_priv,
"keyword">output "keyword">reg [31:0] mstatus_out,
"keyword">output "keyword">reg priv_changed
);
"keyword">reg [1:0] mpp; "keyword">reg mpie, mie;
"keyword">reg spp, spie, sie;
"keyword">always @("keyword">posedge clk "keyword">or "keyword">posedge rst) "keyword">begin
"keyword">if (rst) "keyword">begin
mpp<=0; mpie<=0; mie<=0; spp<=0; spie<=0; sie<=0;
next_priv<=2'b11; priv_changed<=0; mstatus_out<=0;
"keyword">end "keyword">else "keyword">begin
priv_changed<=0;
"keyword">if (ecall) "keyword">begin
"keyword">case (current_priv)
2'b00: next_priv<=2'b01;
2'b01: next_priv<=2'b11;
2'b11: next_priv<=2'b11;
"keyword">endcase
"keyword">if (next_priv==2'b11) "keyword">begin mpp<=current_priv; mpie<=mie; mie<=0; "keyword">end
"keyword">else "keyword">begin spp<=current_priv[0]; spie<=sie; sie<=0; "keyword">end
priv_changed<=1;
"keyword">end
"keyword">if (mret) "keyword">begin next_priv<=mpp; mie<=mpie; mpie<=1; mpp<=0; priv_changed<=1; "keyword">end
"keyword">if (sret) "keyword">begin next_priv<={1'b0,spp}; sie<=spie; spie<=1; spp<=0; priv_changed<=1; "keyword">end
"keyword">if (exception_occurs && !ecall) "keyword">begin next_priv<=2'b11; mpp<=current_priv; mpie<=mie; mie<=0; priv_changed<=1; "keyword">end
mstatus_out<={12'b0,mpp,4'b0,mpie,3'b0,mie,3'b0};
"keyword">end
"keyword">end
"keyword">endmodule
测试台
"keyword">module tb_privilege_controller;
"keyword">reg clk,rst; "keyword">reg [1:0] current_priv;
"keyword">reg ecall,mret,sret,exception_occurs;
"keyword">wire [1:0] next_priv; "keyword">wire [31:0] mstatus_out; "keyword">wire priv_changed;
privilege_controller uut(.*);
"keyword">integer pass=0,fail=0;
"keyword">always #5 clk=~clk;
"keyword">initial "keyword">begin
clk=0;rst=1;current_priv=0;ecall=0;mret=0;sret=0;exception_occurs=0;
#12;rst=0;
current_priv=2'b00; ecall=1; #10;
"keyword">if (next_priv===2'b01 && priv_changed) pass=pass+1; "keyword">else "keyword">begin $display("FAIL1"); fail=fail+1; "keyword">end
ecall=0; #10;
current_priv=2'b01; ecall=1; #10;
"keyword">if (next_priv===2'b11) pass=pass+1; "keyword">else "keyword">begin $display("FAIL2"); fail=fail+1; "keyword">end
ecall=0; #10;
mret=1; #10;
"keyword">if (next_priv===2'b01) pass=pass+1; "keyword">else "keyword">begin $display("FAIL3"); fail=fail+1; "keyword">end
mret=0; #10;
current_priv=2'b00; exception_occurs=1; #10;
"keyword">if (next_priv===2'b11) pass=pass+1; "keyword">else "keyword">begin $display("FAIL4"); fail=fail+1; "keyword">end
exception_occurs=0; #10;
$display("========================================");
$display("特权级切换测试: PASS=%0d FAIL=%0d",pass,fail);
"keyword">if (fail==0) $display("✅ 特权级切换全部正确！"); "keyword">else $display("❌ 存在失败！");
$display("========================================"); $finish;
"keyword">end
"keyword">endmodule
Verilator 编译与运行
verilator --cc privilege_controller.v --exe tb_privilege_controller.v --build --top-module tb_privilege_controller
./obj_dir/Vtb_privilege_controller
📌 扩展阅读
本课的核心概念在实际工程中有广泛应用：
- 在芯片设计中，模块化设计方法至关重要——每个 IP 核都有清晰的接口定义
- 仿真验证是确保设计正确性的关键步骤，Verilator 是工业界广泛使用的开源工具
- 时序约束和综合优化直接影响芯片的性能和功耗表现
- 形式验证和断言检查可以显著提高设计可靠性，减少流片后的 bug
🔧 调试技巧
在开发本课模块时，常见问题和解决方法：
- 仿真不收敛：检查组合逻辑是否形成了环路（combinational loop）
- 时序违例：添加流水线寄存器切断关键路径，或降低工作频率
- 资源超标：使用资源共享、时分复用等技术减少硬件开销
- 功能不正确：先写测试台（testbench），用断言检查关键信号
📊 性能指标
衡量本课模块性能的关键指标：
| 指标 | 含义 | 目标 |
|---|
| 延迟(Latency) | 从输入到输出的周期数 | 尽可能小 |
| 吞吐量(Throughput) | 每周期处理的数据量 | 尽可能大 |
| 面积(Area) | 占用的 LUT/FF 资源 | 在性能满足下最小化 |
| 功耗(Power) | 动态 + 静态功耗 | 在性能满足下最小化 |
🔗 与其他课程的联系
本课内容在整个 RISC-V 数字电路课程中的位置：
- 第01-05课的组合逻辑是所有硬件模块的基础
- 第06-10课的时序逻辑提供了寄存器和状态机的设计方法
- 第11-20课的CPU设计是 SoC 的核心处理单元
- 第21-23课的存储层次为数据访问提供速度和容量平衡
- 第24-28课的异常与中断使系统能响应外部事件
- 第29-33课的外设接口连接 CPU 与外部世界
- 第34-37课的系统集成将所有模块整合为完整 SoC
- 第38-40课的验证与毕业确保设计正确可靠
🏆 成就解锁：特权架构
✅ Verilator 仿真验证通过
✅ M/S/U 三级特权切换正确
✅ ECALL 特权提升正确
✅ MRET/SRET 特权降低正确
🤔 思考题
1. 本课设计的模块如何与前面课程的内容结合？
2. 修改参数后，系统的行为会有什么变化？