流水线异常 — Precise Exceptions in Pipeline

📖 精确异常 vs 非精确异常

精确异常（Precise Exception）是处理器设计的硬性要求：当异常发生时，异常指令之前的所有指令完整执行，异常指令及之后的所有指令仿佛从未执行。

🔬 流水线中的异常优先级

流水线中多个阶段可能同时产生异常，必须按程序序处理——最早的指令异常优先：

🖥️ Verilog实现：流水线异常处理

// Lesson 35: Pipeline Exception Handling (Precise Exceptions)
module exception_pipeline #(
    parameter DATA_W = 32
)(
    input  wire              clk, rst_n,
    input  wire [DATA_W-1:0] pc_id_i, pc_ex_i, pc_mem_i,
    input  wire              valid_id_i, valid_ex_i, valid_mem_i,
    input  wire              is_store_id_i,
    input  wire [6:0]        opcode_id_i, [2:0] funct3_id_i,
    input  wire              exc_undef_i,     // 非法指令
    input  wire              exc_ecall_i,     // ecall
    input  wire              exc_misalign_i,  // 地址不对齐
    input  wire              exc_load_fault_i,  // Load故障
    input  wire              exc_store_fault_i, // Store故障
    input  wire              irq_ext_i,       // 外部中断
    input  wire [DATA_W-1:0] mtvec_i,
    output reg  [DATA_W-1:0] mepc_o,
    output reg  [DATA_W-1:0] mcause_o,
    output reg               trap_o,
    output reg               flush_all_o,
    output reg  [DATA_W-1:0] trap_pc_o
);
    // 优先级: MEM > EX > ID > 中断
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            mepc_o <= 0; mcause_o <= 0;
            trap_o <= 0; flush_all_o <= 0;
        end else begin
            trap_o <= 0; flush_all_o <= 0;
            // MEM阶段异常 (最高优先级)
            if (valid_mem_i && exc_store_fault_i) begin
                mepc_o <= pc_mem_i; mcause_o <= 32'd7;
                trap_o <= 1; flush_all_o <= 1;
                trap_pc_o <= mtvec_i;
            end else if (valid_mem_i && exc_load_fault_i) begin
                mepc_o <= pc_mem_i; mcause_o <= 32'd5;
                trap_o <= 1; flush_all_o <= 1;
                trap_pc_o <= mtvec_i;
            end
            // EX阶段异常
            else if (valid_ex_i && exc_ecall_i) begin
                mepc_o <= pc_ex_i; mcause_o <= 32'd11;
                trap_o <= 1; flush_all_o <= 1;
                trap_pc_o <= mtvec_i;
            end
            // ID阶段异常
            else if (valid_id_i && exc_undef_i) begin
                mepc_o <= pc_id_i; mcause_o <= 32'd2;
                trap_o <= 1; flush_all_o <= 1;
                trap_pc_o <= mtvec_i;
            end
            // 外部中断
            else if (irq_ext_i) begin
                mepc_o <= pc_id_i;
                mcause_o <= 32'h8000000B;
                trap_o <= 1; flush_all_o <= 1;
                trap_pc_o <= mtvec_i;
            end
        end
    end
endmodule

代码解析

• 优先级：MEM > EX > ID > 中断，保证程序序最早的异常被处理
• flush_all_o：信号通知流水线所有阶段清零，阻止后续指令副作用
• mcause编码：2=非法指令，5=Load故障，7=Store故障，11=ecall，0x8000000B=外部中断
• 中断：中断的mcause最高位为1（Interrupt位），区分同步异常和异步中断

📊 异常处理在乱序处理器中的挑战

在顺序流水线中，精确异常相对容易实现（冲刷流水线即可）。但在乱序处理器中，指令可能已经执行但还没提交：

🧪 实验练习

1. 实现Page Fault处理：添加12/13/15号异常，保存mtval寄存器
2. 实现异常嵌套：异常处理程序中再发生异常时的处理
3. 添加S-mode异常委托：通过medeleg将部分异常委托给S-mode
4. 实现中断抢占：高优先级中断可以抢占低优先级异常处理