RVF浮点扩展 — F Extension

📖 RISC-V F扩展

F扩展（Float）为RISC-V添加IEEE 754单精度（32位）浮点运算支持，包括浮点加载/存储、算术运算、比较、转换等指令。F扩展引入了32个浮点寄存器（f0-f31）和独立的fcsr控制寄存器。

NaN-Boxing

RISC-V使用NaN-Boxing将32位浮点值扩展到64位：高32位全1，低32位是实际的float值。这样F和D扩展可以使用相同的寄存器文件。

🖥️ Verilog实现

// Lesson 25: RVF Single-Precision Float Add/Sub
module rvf_add_sub(input wire clk, rst_n, start, is_sub,
    input wire [31:0] fp_a, fp_b, output reg [31:0] fp_result, output reg done);
    wire sign_a=fp_a[31]; wire [7:0] exp_a=fp_a[30:23];
    wire [23:0] man_a=(exp_a!=0)?{1'b1,fp_a[22:0]}:{1'b0,fp_a[22:0]};
    wire sign_b_eff=is_sub?~fp_b[31]:fp_b[31]; wire [7:0] exp_b=fp_b[30:23];
    wire [23:0] man_b=(exp_b!=0)?{1'b1,fp_b[22:0]}:{1'b0,fp_b[22:0]};
    wire a_larger=(exp_a>exp_b)||(exp_a==exp_b&&man_a>=man_b);
    wire [7:0] exp_big=a_larger?exp_a:exp_b, exp_small=a_larger?exp_b:exp_a;
    wire [23:0] man_big=a_larger?man_a:man_b, man_small=a_larger?man_b:man_a;
    wire [7:0] shift_amt=exp_big-exp_small;
    wire [24:0] man_aligned={1'b0,man_small}>>shift_amt;
    wire same_sign=(sign_a==sign_b_eff);
    wire [24:0] man_result=same_sign?({1'b0,man_big}+man_aligned):({1'b0,man_big}-man_aligned);
    wire result_sign=same_sign?sign_a:(a_larger?sign_a:sign_b_eff);
    wire [24:0] man_norm1=man_result[24]?(man_result>>1):man_result;
    wire [7:0] exp_norm1=man_result[24]?(exp_big+1):exp_big;
    reg [4:0] lz; reg [24:0] man_final; reg [7:0] exp_final; reg sign_final;
    always @(*) begin lz=0; man_final=man_norm1; exp_final=exp_norm1; sign_final=result_sign;
        if(!man_final[23]) begin if(man_final[22])lz=1; else if(man_final[21])lz=2;
            else if(man_final[20])lz=3; else if(man_final[19])lz=4; else if(man_final[18])lz=5;
            else if(man_final[17])lz=6; else if(man_final[16])lz=7; else if(man_final[15])lz=8; else lz=9; end
        if(lz>0) begin man_final=man_final<<lz; exp_final=exp_final-lz; end
        if(man_final==0) begin sign_final=0; exp_final=0; end end
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin fp_result<=0; done<=0; end
        else if(start) begin fp_result<={sign_final,exp_final,man_final[22:0]}; done<=1; end
        else done<=0; end
endmodule

代码解析

• 对阶：小阶向大阶对齐，尾数右移
• 同号加/异号减：尾数相加
• 异号加/同号减：大尾数减小尾数
• 规格化：前导零检测，左移调整指数
• 进位处理：最高位进位时右移+指数+1

📊 F扩展在不同领域的应用

大多数AI/ML推理工作负载使用FP16或BF16精度，RVF扩展提供了基础，结合自定义指令可以实现更高效的推理。

🧪 实验练习

1. 在当前实现基础上添加异常处理支持
2. 实现流水线仿真，观察波形中的关键信号变化
3. 添加性能计数器：统计吞吐量、延迟、利用率
4. 与前几课的模块集成，构建更完整的系统

📚 深入理解与实践建议

掌握本课内容需要结合理论学习和动手实践：

1. 阅读源码：BOOM（Chisel）和Rocket（Chisel）是RISC-V处理器设计的最佳参考实现
2. 修改实验：修改本课的Verilog代码，观察行为变化
3. 波形仿真：使用GTKWave查看关键信号的时序关系
4. 对比分析：将本课模块与前几课模块集成，测试端到端功能

开发环境

📖 推荐阅读

• Computer Organization and Design: RISC-V Edition — Patterson & Hennessy — 数字设计的圣经
• RISC-V Reader — Waterman & Asanović — RISC-V ISA的精炼介绍
• Computer Architecture: A Quantitative Approach — Hennessy & Patterson — 高级架构设计
• 数字设计和计算机体系结构 — Harris & Harris — 硬件设计入门

在线资源

• RISC-V International: riscv.org — 官方规范和文档
• Rocket Chip: github.com/chipsalliance/rocket-chip — 开源RISC-V处理器
• Chipyard: chipyard.readthedocs.io — SoC设计框架
• OpenHW Group: openhwgroup.org — 开源硬件社区

🔧 开发工具链与实践环境

本课程推荐以下开发工具链：

快速验证

# 编译本课Verilog代码
cd verilog/
iverilog -o tb_test *.v
vvp tb_test

# Verilator lint检查
verilator --lint-only -Wno-BLKLOOPINIT *.v

# 应无Error输出

🎯 课程知识体系

🎯 课程知识体系

本课是第25课，在整体课程中承上启下。每一课都构建在前一课的基础上，建议按顺序学习。

📚 推荐阅读

• Computer Organization and Design: RISC-V Edition — Patterson & Hennessy
• RISC-V Reader — Waterman & Asanović
• Computer Architecture: A Quantitative Approach — Hennessy & Patterson

在线资源

• RISC-V International: riscv.org
• BOOM: github.com/riscv-boom/riscv-boom
• Chipyard: chipyard.readthedocs.io
• OpenHW Group: openhwgroup.org