寄存器重命名 — Register Renaming

📖 为什么需要寄存器重命名？

程序中的寄存器数量有限（RISC-V只有32个），导致大量假依赖（名称依赖）。寄存器重命名将架构寄存器映射到更多的物理寄存器，消除WAW（写后写）和WAR（写后读）冒险，只保留真正的RAW（读后写）数据依赖。

RAT (Register Alias Table)

RAT是重命名的核心数据结构，维护架构寄存器到物理寄存器的映射。每个架构寄存器在RAT中指向当前最新的物理寄存器。

Free List

空闲物理寄存器列表。当新指令需要重命名目标寄存器时，从Free List分配一个物理寄存器。当指令提交时，旧的物理寄存器回归Free List。

🖥️ Verilog实现

// Lesson 17: Register Renaming Unit
module reg_rename #(parameter NUM_ARCH=32, NUM_PHYS=64, XLEN=32)(
    input wire clk, rst_n, req_valid,
    input wire [4:0] req_rd, req_rs1, req_rs2,
    output wire [5:0] phys_rs1, phys_rs2, output reg [5:0] phys_rd,
    output reg req_ready, output reg [5:0] free_head, free_count);
    reg [5:0] rat [0:NUM_ARCH-1]; reg [5:0] free_list [0:NUM_PHYS-1]; reg [5:0] free_tail;
    integer i; assign phys_rs1 = rat[req_rs1]; assign phys_rs2 = rat[req_rs2];
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin free_head<=0; free_tail<=0; free_count<=NUM_PHYS-NUM_ARCH; req_ready<=1;
            for(i=0;i<NUM_ARCH;i=i+1) rat[i]<=i[5:0];
            for(i=0;i<NUM_PHYS-NUM_ARCH;i=i+1) free_list[i]<=i[5:0]+NUM_ARCH[5:0];
        end else begin req_ready<=(free_count>0);
            if (req_valid && free_count>0) begin phys_rd<=free_list[free_head];
                rat[req_rd]<=free_list[free_head]; free_head<=free_head+1; free_count<=free_count-1; end end end
endmodule

代码解析

• RAT：32项映射表，rat[i]表示架构寄存器i对应的物理寄存器
• Free List：物理寄存器32-63为可分配空间
• 分配：从Free List取一个物理寄存器，更新RAT
• 查找：rs1/rs2通过RAT查找物理寄存器号

📊 物理寄存器数量选择

BOOM v3使用80个物理寄存器（32架构+48额外）。Apple M1据估计使用350+物理寄存器，这是其超高IPC的基础。

🔗 ROB与寄存器重命名的协作

🧪 实验练习

1. 在当前实现基础上添加异常处理支持
2. 实现流水线仿真，观察波形中的关键信号变化
3. 添加性能计数器：统计吞吐量、延迟、利用率
4. 与前几课的模块集成，构建更完整的系统

📊 物理寄存器数量选择

BOOM v3使用80个物理寄存器（32架构+48额外）。Apple M1据估计使用350+物理寄存器，这是其超高IPC的基础。

🔗 重命名与ROB的完整流程

🔧 开发工具链与实践环境

本课程推荐以下开发工具链：

快速验证

# 编译本课Verilog代码
cd verilog/
iverilog -o tb_test *.v
vvp tb_test

# Verilator lint检查
verilator --lint-only -Wno-BLKLOOPINIT *.v

# 应无Error输出

🎯 课程知识体系

🔬 实验扩展：进阶挑战

完成基础实验后，尝试以下进阶挑战：

1. 性能优化：使用流水线技术减少关键路径延迟
2. 面积优化：资源共享、操作数合并、时钟门控
3. 功耗优化：添加时钟门控、操作数隔离
4. 形式验证：使用Yosys formal验证功能正确性
5. FPGA综合：在Xilinx/Intel FPGA上实现并测量时序

调试技巧

• 使用$display打印关键状态变化
• 使用$dumpfile/$dumpvars生成VCD波形
• 用GTKWave查看信号时序关系
• 对比Spike模拟器的参考输出

💡 设计要点与常见陷阱

• Always使用negedge rst_n进行异步复位
• 避免锁存器(latch)：确保所有信号在所有路径上都被赋值
• 循环缓冲区注意满/空判断：count比head==tail更可靠
• 多驱动冲突：确保同一信号不被多个always块驱动
• 仿真与综合差异：#延迟只用于仿真，综合时忽略

🔑 关键概念回顾

本课涉及的核心概念及其在处理器设计中的位置：

• 指令级并行(ILP)：通过乱序执行、分支预测、多发射等技术挖掘
• 数据冒险：RAW(真依赖)、WAR/WAW(名称依赖，可消除)
• 结构冒险：资源冲突，通过复制或流水线化功能单元解决
• 控制冒险：分支导致的流水线气泡，通过预测减少
• 精确异常：异常前的指令全部完成，异常后的指令全部取消

理解这些概念是设计高性能处理器的基石——每一个优化都对应着某一类冒险的消除或缓解。

📊 物理寄存器数量选择

BOOM v3使用80个物理寄存器（32架构+48额外）。Apple M1据估计使用350+物理寄存器，这是其超高IPC的基础。

🔗 重命名与ROB的完整流程