乱序执行 — Out-of-Order Execution

📖 为什么需要乱序执行？

顺序执行（In-Order）处理器遇到长延迟指令（如Cache缺失、除法）时，后续独立指令只能等待。乱序执行（OoO）允许就绪的指令先执行，提高指令级并行度（ILP）。

乱序执行的核心保证

虽然指令乱序执行，但提交（Commit）必须按程序顺序。这保证了：

• 异常/中断的行为与顺序执行一致
• 内存可见性与程序序一致
• 程序员模型不变——看到的是顺序执行的效果

🔬 乱序执行流水线结构

🔗 OoO在RISC-V中的实现

RISC-V的乱序处理器实现包括：

• BOOM (Berkeley Out-of-Order Machine) — UC Berkeley开源OoO核心，学术标杆
• Sifive P870 — 商用高性能OoO核心，8发射，2024年发布
• 香山 (XiangShan) — 中科院开源高性能RISC-V处理器，南湖架构
• SiPearl Rhea — 欧洲处理器计划，基于RISC-V的OoO核心

🖥️ Verilog实现：简化OoO核心

// Lesson 15: Out-of-Order Execution Core
// Dispatch → Execute(OoO) → Commit(In-Order)
module oob_core(
    input  wire        clk, rst_n,
    input  wire        dispatch_valid,
    input  wire [6:0]  dispatch_opcode,
    input  wire [4:0]  dispatch_rd, dispatch_rs1, dispatch_rs2,
    input  wire [31:0] dispatch_imm,
    output reg  [4:0]  commit_rd,
    output reg  [31:0] commit_data,
    output reg         commit_valid
);
    parameter NUM_ROB = 8, NUM_RS = 4;
    // ROB + Reservation Station + Register File
    reg   [4:0]  rob_rd      [0:NUM_ROB-1];
    reg   [31:0] rob_result  [0:NUM_ROB-1];
    reg          rob_valid   [0:NUM_ROB-1];
    reg          rob_ready   [0:NUM_ROB-1];
    reg   [2:0]  rob_head, rob_tail;
    // ... 保留站、寄存器文件等
    // 完整代码见 verilog/oob_core.v
endmodule

代码解析

• Dispatch：为每条指令分配ROB项和保留站项
• Execute：保留站中操作数就绪的指令可执行——不按程序顺序
• Commit：ROB头指针处指令完成后才提交——保证程序序
• 关键：即使ADD在第5拍完成、SUB在第3拍完成，ADD仍然先提交

📊 乱序执行性能对比

ROB大小直接影响乱序窗口大小——更大的ROB意味着可以"看"到更远的指令，找到更多并行性。Apple M1的超大ROB是其高IPC的关键之一。

🔧 乱序执行的挑战

• 功耗：OoO核心功耗是顺序核心的3-5倍，主要是CAM查找功耗
• 面积：BOOM v3的面积约为同配置Rocket的4倍
• 验证复杂度：需要证明所有可能的执行顺序都产生正确结果
• 分支预测失败代价：OoO核心需要冲刷更多状态

🧪 实验练习

1. 添加寄存器重命名：用物理寄存器替代架构寄存器
2. 实现CDB（公共数据总线）：广播结果到所有保留站
3. 添加分支预测失败恢复：冲刷ROB和保留站
4. 实现多发射：每周期dispatch/execute多条指令

📊 乱序执行性能对比

ROB大小直接影响乱序窗口大小——更大的ROB意味着可以"看"到更远的指令，找到更多并行性。Apple M1的超大ROB是其高IPC的关键之一。

🔧 乱序执行的挑战

• 功耗：OoO核心功耗是顺序核心的3-5倍，主要是CAM查找功耗
• 面积：BOOM v3的面积约为同配置Rocket的4倍
• 验证复杂度：需要证明所有可能的执行顺序都产生正确结果
• 分支预测失败代价：OoO核心需要冲刷更多状态

🎯 本课与整体课程的关系