第18课：全数字PLL

ADPLL架构

用数字电路替代模拟模块：TDC替代模拟PD，数字滤波器替代RC滤波器，DCO替代VCO。优势：可编程带宽、面积小、无需外部电容、PVT鲁棒、易于集成自校准。

TDC(时间数字转换器)

将时间差(相位差)转换为数字码。最简实现：延迟链+采样器(Flash TDC)。分辨率由单级延迟决定(几ps到几十ps)。高分辨率用2D TDC或插值。

数字环路滤波器

用乘法-累加(MAC)实现IIR/FIR滤波。比例路径(比例增益KP)和积分路径(积分增益KI)分开控制，可独立调节ωn和ζ。位数决定量化噪声。

DCO(数字控制振荡器)

数字控制频率的振荡器。用开关电容阵列(粗调)+变容管(细调)实现。频率步进Δf=f0/2^K。需要AFC(自动频率校准)选择正确的频段。

📐 理论基础

1. ADPLL系统方程

TDC输出: φ_e[n] = φ_ref[n] - φ_fb[n] 数字滤波器: y[n] = KP*φ_e[n] + KI*Σφ_e[k] DCO: f_out = f0 + Δf*OTT[y[n]] OTT = 环形振荡码到温度计码转换

2. TDC设计

Flash TDC: N级延迟链 + N个采样器分辨率: Δt = τ_delay (单级延迟) 范围: N * Δt (通常= Tref) 线性度: DNL = (τ_actual - τ_ideal)/τ_ideal INL = 累积DNL 2D TDC: 两链交错→分辨率/2 Vernier TDC: 两条不同延迟链→ps级分辨率

3. 数字滤波器设计

H(z) = KP + KI*z^(-1)/(1-z^(-1)) ωn ≈ √(KI*Kdco/N_dco)/(2π*Tref) ζ ≈ KP/(2*√(KI*Kdco/N_dco)) 位宽选择: 保证量化噪声<<电路噪声

4. ADPLL vs 模拟PLL对比

特性	模拟PLL	ADPLL
滤波器	RC(面积大)	数字(面积小)
带宽可编程	难	容易
PVT鲁棒	差	好
相位噪声	低(无量化噪声)	略高(TDC量化)
自校准	难	容易

🔬 SPICE仿真：ADPLL功能仿真

简化ADPLL模型的数字锁定过程仿真

📝 网表文件

ADPLL Simplified
Vref ref 0 PULSE(0 1.8 0 0.1n 0.1n 20n 40n)
* TDC model: converts phase diff to digital
ETDC td 0 ref fb 0 10
* Digital filter (simplified as analog)
R1 td n1 10k
C1 n1 0 200pF
* DCO model
GVCO vco 0 n1 0 1
EDIV fb 0 vco 0 0.0104
.tran 0.1n 10u
.print tran v(ref) v(td) v(n1) v(vco)
.end

📊 仿真结果 ✅ 验证通过

103002	9.998920e-06	0.000000e+00	
103003	9.999020e-06	0.000000e+00	
103004	9.999120e-06	0.000000e+00	
Index   time            v(vco)          
--------------------------------------------------------------------------------
103005	9.999220e-06	0.000000e+00	
103006	9.999320e-06	0.000000e+00	
103007	9.999420e-06	0.000000e+00	
103008	9.999520e-06	0.000000e+00	
103009	9.999620e-06	0.000000e+00	
103010	9.999720e-06	0.000000e+00	
103011	9.999820e-06	0.000000e+00	
103012	9.999920e-06	0.000000e+00	
103013	1.000000e-05	0.000000e+00	
Total analysis time (seconds) = 0.376
Total elapsed time (seconds) = 0.673 
Total DRAM available = 7685.906 MB.
DRAM currently available = 1689.152 MB.
Maximum ngspice program size =   30.016 MB.
Current ngspice program size =   21.629 MB.
Shared ngspice pages =   10.992 MB.
Text (code) pages =    6.156 MB.
Stack = 0 bytes.
Library pages =   10.781 MB.
Using SPARSE 1.3 as Direct Linear Solver

🏭 设计实例：全数字PLL设计流程

Step 1: 规格定义

根据系统需求确定全数字PLL的关键设计指标：

参数	典型值	设计约束
工作频率	1~10 GHz	取决于应用频段
电源电压	1.0~1.8V	工艺限制
功耗预算	1~20 mW	系统功耗分配
芯片面积	0.01~0.5 mm²	成本约束
工艺节点	28nm~180nm	可获取工艺

Step 2: 架构选择

全数字PLL的架构选择需要考虑以下因素：

性能要求：频率范围、相位噪声、调谐范围
功耗约束：电池供电vs市电，待机vs工作模式
面积限制：片上电感面积vs数字校准电路面积
工艺兼容性：CMOS/BiCMOS/SiGe，可用器件模型
校准需求：是否需要自动频率校准(AFC)或自动幅度控制

Step 3: 电路设计

核心电路设计步骤：

确定ADPLL架构与优势的基本参数(频率、增益、带宽)
选择有源器件尺寸(跨导gm、特征频率fT)
设计无源元件(L、C值及Q值要求)
偏置电路设计(电流源、参考电压)
仿真验证：DC工作点→AC频率响应→TRAN瞬态→NOISE噪声

Step 4: 版图与后仿真

版图设计要点：

对称性：差分对管的匹配(共质心、交叉指型)
隔离：敏感节点加Guard Ring，数字/模拟地分离
寄生：最小化关键节点的连线寄生(尤其是LC谐振节点)
电感：远离噪声源，注意电磁耦合
后仿真：提取寄生参数后重新仿真验证性能

Step 5: 测试验证

芯片回片后的测试方案：

测试项	仪器	方法
频率	频谱分析仪	直接测量载波频率
相位噪声	相位噪声分析仪	测量L(Δf)曲线
调谐范围	信号源+频谱仪	扫描Vctrl测量f(Vctrl)
功耗	源表	测量各电源电流
杂散	频谱仪	检查参考杂散和分数杂散

📋 设计要点清单

✅ 理解全数字PLL的基本原理和关键参数
✅ 掌握SPICE仿真验证方法
✅ 能够进行设计计算和参数选择
✅ 了解全数字PLL在实际系统中的应用
✅ 理解全数字PLL的性能指标和权衡关系

📝 本课小结

本课深入学习了全数字PLL的核心原理。通过理论分析了解了ADPLL架构与优势和数字鉴相器(TDC)的基本概念，通过SPICE仿真验证了电路的ADPLL功能仿真特性，通过设计计算掌握了关键参数的选择方法。数字化的锁相：ADPLL设计——这些知识将为后续课程的学习奠定坚实基础。

关键收获：

ADPLL架构与优势：从原理到实践的完整理解
数字鉴相器(TDC)：定量分析与参数计算
SPICE仿真：电路行为的可视化验证
设计权衡：性能、功耗、面积的综合考量

与前后课程的关联：

上一课内容为后续设计提供了理论基础
本课的ADPLL架构与优势知识将在后续课程中继续深化
SPICE仿真方法是贯穿全课程的核心验证手段
设计计算为实际电路设计提供了定量依据

✏️ 练习题

设计TDC使分辨率<20ps
实现二阶数字环路滤波器
设计DCO频率步进<100kHz
比较ADPLL和模拟PLL的相位噪声
设计ADPLL的自适应带宽算法

📚 延伸阅读与参考

Behzad Razavi, "Design of Analog CMOS Integrated Circuits" — 全数字PLL的经典教材，第15章详细讨论了相关内容
Thomas Lee, "The Design of CMOS Radio-Frequency Integrated Circuits" — RF设计圣经，涵盖从器件到系统的完整设计方法
Dean Banerjee, "PLL Performance, Simulation, and Design" — PLL设计实用手册，提供了丰富的设计公式和仿真技巧
John Rogers, "Integrated Circuit Design for High-Speed Frequency Synthesis" — 频率合成器设计的深入分析
IEEE JSSC/TCAS — 关注全数字PLL相关的最新研究进展，每年有数十篇相关论文发表
ngspice Manual — 仿真命令和模型参数详解，是仿真的必备参考
BSIM3/BSIM4 Model Manual — MOSFET模型参数说明，理解器件行为的基础

❓ 常见问题(FAQ)

Q1: 全数字PLL设计中最常见的错误是什么？

A: 最常见的错误包括：忽略寄生参数的影响(特别是高频下连线电感和焊盘电容)、偏置点设置不当导致线性度恶化、以及仿真条件与实际测试条件不一致。建议在设计的每个阶段都进行corner仿真(FF/SS/TT)和Monte Carlo分析。

Q2: 如何选择合适的工艺节点？

A: 工艺选择需要综合考虑频率、功耗、面积和成本。对于全数字PLL，通常28nm~65nm工艺可以满足大多数应用需求。更高频(>10GHz)可能需要更先进工艺或SiGe BiCMOS。数字校准功能在先进工艺中更容易实现。

Q3: 仿真和实际测试结果差异大怎么办？

A: 差异主要来源于：(1)模型精度(特别是高频下器件模型不准确)；(2)版图寄生(连线电阻/电容/电感未在原理图仿真中体现)；(3)封装效应(键合线电感、PCB走线)；(4)测量误差(探头负载效应)。建议做后仿真提取寄生，并在测试中使用去嵌入校准。

Q4: ADPLL架构与优势和数字鉴相器(TDC)的关系是什么？

A: ADPLL架构与优势是全数字PLL的基础原理，决定了电路的基本行为和性能上限；数字鉴相器(TDC)是具体的设计实现手段，通过优化这些参数可以逼近理论极限。两者相辅相成，缺一不可。