第15课：小数分频

小数分频原理

通过在N和N+1之间交替分频实现非整数平均分频比。如N=4时3/4时间，N+1=5时1/4时间，平均N_avg=4.25。基本问题：周期性切换产生小数杂散。

Σ-Δ调制器

用高阶Σ-Δ调制器随机化N的选择序列，将量化噪声推到高频(噪声整形)，再由PLL低通特性滤除。MASH结构(多级噪声整形)是最常用的Σ-Δ架构。

噪声整形

1阶Σ-Δ：噪声+20dB/dec整形；2阶(MASH 1-1)：+40dB/dec；3阶(MASH 1-1-1)：+60dB/dec。阶数越高低频噪声越少，但需要更宽环路带宽来滤除高频噪声。

小数杂散

即使有Σ-Δ调制，仍可能存在小数杂散(来自Σ-Δ的idle tone和PFD非线性)。消除方法：Σ-Δ dithering、PFD线性化、电荷泵匹配校准。

📐 理论基础

1. 小数分频数学模型

N_avg = N + K/2^M 例: N=96, K=0.25, M=2 → N_avg=96.25, f=96.25*fref N序列: 96,96,96,97,96,96,96,97,... 周期=4个参考周期

2. Σ-Δ调制器设计

1阶: y[n] = x[n] - e[n-1] + e[n] 2阶MASH: y2 = y1 + Δ(e1) 量化噪声: E(f) ∝ (2sin(πf/fs))^L L=阶数, fs=参考频率噪声功率密度: S_ΔΣ(f) = S_q × (2sin(πf/fs))^(2L) / fs S_q = 1/(12×2^(2M)) (量化噪声)

3. Σ-Δ阶数选择

阶数	噪声整形	低频噪声	BW要求	稳定性
1阶	+20dB/dec	较高	>fref/50	好
2阶	+40dB/dec	较低	>fref/100	好
3阶	+60dB/dec	极低	>fref/200	需注意

4. 小数杂散消除技术

Dithering: 添加伪随机扰动打破周期性
PFD线性化: 消除死区和非线性
CP匹配校准: 数字辅助校准电流失配
Σ-Δ预失真: 预补偿PFD非线性

🔬 SPICE仿真：小数分频仿真

Σ-Δ调制小数分频的时序仿真

📝 网表文件

Fractional-N Divider
Vin clk 0 PULSE(0 1.8 0 0.1n 0.1n 2n 4n)
* Simple fractional divider model
* N alternates between 4 and 5
A1 clk d1 dff
A2 d1 d2 dff
A3 d2 out dff
.model dff d_dff rise_delay=0.2n fall_delay=0.2n
.tran 0.01n 200n
.print tran v(clk) v(d1) v(out)
.end

📊 仿真结果 ✅ 验证通过

Note: No compatibility mode selected!
Circuit: fractional-n divider
Note: No compatibility mode selected!
Error on line 5 or its substitute:
  a1 clk d1 dff
Encountered end of line before all connections were found in model.
    Simulation interrupted due to error!
Note: No ".plot", ".print", or ".fourier" lines; no simulations run

🏭 设计实例：小数分频设计流程

Step 1: 规格定义

根据系统需求确定小数分频的关键设计指标：

参数	典型值	设计约束
工作频率	1~10 GHz	取决于应用频段
电源电压	1.0~1.8V	工艺限制
功耗预算	1~20 mW	系统功耗分配
芯片面积	0.01~0.5 mm²	成本约束
工艺节点	28nm~180nm	可获取工艺

Step 2: 架构选择

小数分频的架构选择需要考虑以下因素：

性能要求：频率范围、相位噪声、调谐范围
功耗约束：电池供电vs市电，待机vs工作模式
面积限制：片上电感面积vs数字校准电路面积
工艺兼容性：CMOS/BiCMOS/SiGe，可用器件模型
校准需求：是否需要自动频率校准(AFC)或自动幅度控制

Step 3: 电路设计

核心电路设计步骤：

确定小数分频原理的基本参数(频率、增益、带宽)
选择有源器件尺寸(跨导gm、特征频率fT)
设计无源元件(L、C值及Q值要求)
偏置电路设计(电流源、参考电压)
仿真验证：DC工作点→AC频率响应→TRAN瞬态→NOISE噪声

Step 4: 版图与后仿真

版图设计要点：

对称性：差分对管的匹配(共质心、交叉指型)
隔离：敏感节点加Guard Ring，数字/模拟地分离
寄生：最小化关键节点的连线寄生(尤其是LC谐振节点)
电感：远离噪声源，注意电磁耦合
后仿真：提取寄生参数后重新仿真验证性能

Step 5: 测试验证

芯片回片后的测试方案：

测试项	仪器	方法
频率	频谱分析仪	直接测量载波频率
相位噪声	相位噪声分析仪	测量L(Δf)曲线
调谐范围	信号源+频谱仪	扫描Vctrl测量f(Vctrl)
功耗	源表	测量各电源电流
杂散	频谱仪	检查参考杂散和分数杂散

📋 设计要点清单

✅ 理解小数分频的基本原理和关键参数
✅ 掌握SPICE仿真验证方法
✅ 能够进行设计计算和参数选择
✅ 了解小数分频在实际系统中的应用
✅ 理解小数分频的性能指标和权衡关系

📝 本课小结

本课深入学习了小数分频的核心原理。通过理论分析了解了小数分频原理和Σ-Δ调制器的基本概念，通过SPICE仿真验证了电路的小数分频仿真特性，通过设计计算掌握了关键参数的选择方法。突破整数限制：小数-N频率合成——这些知识将为后续课程的学习奠定坚实基础。

关键收获：

小数分频原理：从原理到实践的完整理解
Σ-Δ调制器：定量分析与参数计算
SPICE仿真：电路行为的可视化验证
设计权衡：性能、功耗、面积的综合考量

与前后课程的关联：

上一课内容为后续设计提供了理论基础
本课的小数分频原理知识将在后续课程中继续深化
SPICE仿真方法是贯穿全课程的核心验证手段
设计计算为实际电路设计提供了定量依据

✏️ 练习题

设计MASH 1-1 Σ-Δ调制器
分析不同阶数Σ-Δ的杂散特性
计算小数杂散的频谱分布
设计Σ-Δ PLL使量化噪声<-100dBc
比较小数PLL和整数PLL的相位噪声

📚 延伸阅读与参考

Behzad Razavi, "Design of Analog CMOS Integrated Circuits" — 小数分频的经典教材，第15章详细讨论了相关内容
Thomas Lee, "The Design of CMOS Radio-Frequency Integrated Circuits" — RF设计圣经，涵盖从器件到系统的完整设计方法
Dean Banerjee, "PLL Performance, Simulation, and Design" — PLL设计实用手册，提供了丰富的设计公式和仿真技巧
John Rogers, "Integrated Circuit Design for High-Speed Frequency Synthesis" — 频率合成器设计的深入分析
IEEE JSSC/TCAS — 关注小数分频相关的最新研究进展，每年有数十篇相关论文发表
ngspice Manual — 仿真命令和模型参数详解，是仿真的必备参考
BSIM3/BSIM4 Model Manual — MOSFET模型参数说明，理解器件行为的基础

❓ 常见问题(FAQ)

Q1: 小数分频设计中最常见的错误是什么？

A: 最常见的错误包括：忽略寄生参数的影响(特别是高频下连线电感和焊盘电容)、偏置点设置不当导致线性度恶化、以及仿真条件与实际测试条件不一致。建议在设计的每个阶段都进行corner仿真(FF/SS/TT)和Monte Carlo分析。

Q2: 如何选择合适的工艺节点？

A: 工艺选择需要综合考虑频率、功耗、面积和成本。对于小数分频，通常28nm~65nm工艺可以满足大多数应用需求。更高频(>10GHz)可能需要更先进工艺或SiGe BiCMOS。数字校准功能在先进工艺中更容易实现。

Q3: 仿真和实际测试结果差异大怎么办？

A: 差异主要来源于：(1)模型精度(特别是高频下器件模型不准确)；(2)版图寄生(连线电阻/电容/电感未在原理图仿真中体现)；(3)封装效应(键合线电感、PCB走线)；(4)测量误差(探头负载效应)。建议做后仿真提取寄生，并在测试中使用去嵌入校准。

Q4: 小数分频原理和Σ-Δ调制器的关系是什么？

A: 小数分频原理是小数分频的基础原理，决定了电路的基本行为和性能上限；Σ-Δ调制器是具体的设计实现手段，通过优化这些参数可以逼近理论极限。两者相辅相成，缺一不可。