深入对比片上网络与传统总线架构，理解NoC何时优于总线、总线何时仍有优势，掌握混合互联设计策略。
总线(Bus)是最传统的片上互联方式——所有设备共享同一条通信通道，通过仲裁决定哪个设备可以使用总线。典型总线包括AMBA AHB/APB、CoreConnect PLB等。
典型总线协议分三层：仲裁层(决定谁使用总线)、命令层(传输地址和读写命令)、数据层(传输实际数据)。AXI4总线将读写通道分离，提高了并发性。
| 指标 | AMBA AXI总线 | 2×2 Mesh NoC | 4×4 Mesh NoC |
|---|---|---|---|
| 最大并发通信 | 1 | 4 | 16 |
| 聚合带宽 | B | 4B | 16B |
| 零负载延迟 | 2-3 cycles | 3-5 cycles/hop | 3-5 cycles/hop |
| 面积开销 | 小 | 中等 | 较大 |
| 功耗(低负载) | 低 | 中 | 中-高 |
| 功耗(高负载) | 高(争用) | 低(并行) | 低(并行) |
总线带宽固定，NoC带宽随核数增长。N核系统中，NoC聚合带宽为O(√N)至O(N)，而总线始终为O(1)。这是NoC最根本的优势。
NoC的路由器和链路是规整可复用的模块。增加一个核只需添加路由器节点和链路，不需要重新设计整个互联。
当某个路由器或链路故障时，NoC可以通过自适应路由绕过故障区域。总线一旦某段故障，整条总线瘫痪。
1. 核数≤4：总线简单高效，NoC开销不值得
2. 一致性协议：Cache一致性需要广播/监听，总线天然支持
3. 紧耦合延迟：核间延迟要求<5 cycles时，总线直连更优
4. 验证复杂度：NoC验证远比总线复杂
现代SoC常采用混合策略：局部用总线、全局用NoC、特殊路径用直连。
// AXI总线到NoC的桥接模块
module axi_to_noc_bridge #(
parameter AXI_ADDR_WIDTH = 32,
parameter AXI_DATA_WIDTH = 64,
parameter NOC_DATA_WIDTH = 32,
parameter NOC_ADDR_WIDTH = 16,
parameter SRC_ID = 0
)(
input logic clk, rst_n,
// AXI Master接口
input logic [AXI_ADDR_WIDTH-1:0] axi_awaddr,
input logic axi_awvalid,
output logic axi_awready,
input logic [AXI_DATA_WIDTH-1:0] axi_wdata,
input logic axi_wvalid,
output logic axi_wready,
output logic [1:0] axi_bresp,
output logic axi_bvalid,
input logic axi_bready,
// NoC发送接口
output logic [NOC_DATA_WIDTH-1:0] noc_tx_data,
output logic [NOC_ADDR_WIDTH-1:0] noc_tx_dst,
output logic noc_tx_valid,
input logic noc_tx_ready,
// NoC接收接口
input logic [NOC_DATA_WIDTH-1:0] noc_rx_data,
input logic [NOC_ADDR_WIDTH-1:0] noc_rx_src,
input logic noc_rx_valid,
output logic noc_rx_ready
);
typedef enum logic [1:0] {
BR_IDLE, BR_ADDR, BR_DATA, BR_RESP
} bridge_state_t;
bridge_state_t state;
always_ff @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
state <= BR_IDLE;
axi_awready <= 1'b0;
axi_wready <= 1'b0;
axi_bvalid <= 1'b0;
noc_tx_valid <= 1'b0;
end else begin
case (state)
BR_IDLE: begin
axi_awready <= 1'b1;
if (axi_awvalid && axi_awready) begin
state <= BR_ADDR;
axi_awready <= 1'b0;
end
end
BR_ADDR: begin
noc_tx_dst <= axi_awaddr[NOC_ADDR_WIDTH-1:0];
noc_tx_data <= axi_awaddr[NOC_DATA_WIDTH-1:0];
noc_tx_valid <= 1'b1;
if (noc_tx_ready) state <= BR_DATA;
end
BR_DATA: begin
noc_tx_data <= axi_wdata[NOC_DATA_WIDTH-1:0];
noc_tx_valid <= 1'b1;
axi_wready <= 1'b1;
if (axi_wvalid && noc_tx_ready)
state <= BR_RESP;
end
BR_RESP: begin
axi_bvalid <= 1'b1;
noc_tx_valid <= 1'b0;
if (axi_bready) begin
state <= BR_IDLE;
axi_bvalid <= 1'b0;
end
end
endcase
end
end
assign noc_rx_ready = 1'b1;
assign axi_bresp = 2'b00;
endmoduleAXI到NoC桥接模块通过Verilator验证。
练习1：分析8核SoC应该选择总线、交叉开关还是NoC。
练习2：扩展桥接模块支持AXI读请求。
练习3：设计Cluster内4核总线+Cluster间NoC的混合方案。
完成NoC基础阶段！你已理解NoC vs总线的本质差异和混合设计策略！
从传统总线架构迁移到NoC不仅是互联方式的改变，还涉及软件栈、验证方法和工具链的全面调整。
总线下，所有设备在同一地址空间，通过地址译码选择目标。NoC下，需要将地址空间分割到不同节点，引入地址路由的概念。
总线的广播特性天然支持snoop一致性协议。NoC的点对点特性需要转向基于目录的一致性协议，这增加了协议复杂度但提高了可扩展性。
操作系统和驱动需要感知NoC拓扑：
| SoC | 局部互联 | 全局互联 | 特殊路径 |
|---|---|---|---|
| Apple M1 | AMBA总线(簇内) | NoC(簇间) | 直连(共享缓存) |
| AMD EPYC | Infinity Fabric(CCX内) | NoC(CCX间) | 直连(DDR控制器) |
| Intel Xeon | Ring Bus(簇内) | Mesh NoC(全局) | UPI(跨芯片) |
1. 先保持软件接口不变(地址映射兼容)
2. 先替换全局互联，局部保持总线
3. 逐步将一致性从snoop转为目录
4. 最后优化软件栈，利用NUMA感知
以一个4核SoC从AXI总线迁移到2×2 Mesh NoC为例，详细分析迁移的每一步：
原始系统：4个Cortex-A53核心 + 1条AXI4总线 + 4个Slave(DDR/UART/SPI/GPIO)。总线带宽：128bit@500MHz = 8GB/s。当4个核同时访问DDR时，平均每核只有2GB/s，延迟增加3-4倍。
新系统：4个核心 + 2×2 Mesh NoC(32bit@1GHz) + DDR控制器在Node(0,0)。聚合带宽4×4GB/s = 16GB/s，每核平均4GB/s。但非均匀流量下Node(0,0)可能成为热点。
混合互联(总线+NoC)的性能受限于最弱的环节。以下是分析框架：
在4簇×4核(16核)的混合互联中，可能的瓶颈：
利用通信局部性减少跨簇流量：
验证混合互联设计的正确性需要特殊的仿真框架：
测量AXI→NoC桥接的额外延迟：典型的NI转换需要2-3 cycles(地址解码+打包+发送)，响应需要2-3 cycles(解包+协议转换)。总NI开销约4-6 cycles。