| 策略 | 粒度 | 通信开销 | 扩展性 |
|---|---|---|---|
| 数据并行 | 不同输入 | 低 | 好 |
| 层间流水 | 不同层 | 中 | 中 |
| 层内并行 | 同一层分块 | 高 | 受限 |
4态调度器：DISPATCH(轮转分配)→WAIT(等待完成)→BARRIER(同步)→DONE。Round-robin负载均衡。
多核之间的互连拓扑直接影响通信延迟和面积：
| 拓扑 | 跳数(4核) | 面积 | 带宽 | 扩展性 |
|---|---|---|---|---|
| 总线(Bus) | 1 | 低 | 低(共享) | 差(4核上限) |
| 环(Ring) | 2 | 中 | 中 | 中(8核上限) |
| 网格(Mesh) | 2 | 中高 | 高 | 好(16+核) |
| 十字交叉 | 1 | 高 | 最高 | 差(N²面积) |
| NoC(片上网络) | 可变 | 高 | 高 | 最好(64+核) |
| 核数 | 理论加速 | 实际(VGG-16) | 实际(ResNet-50) | 实际(MobileNet) |
|---|---|---|---|---|
| 1 | 1× | 1× | 1× | 1× |
| 2 | 2× | 1.85× | 1.80× | 1.60× |
| 4 | 4× | 3.40× | 3.20× | 2.50× |
| 8 | 8× | 5.80× | 5.20× | 3.50× |
| 16 | 16× | 9.00× | 7.80× | 4.20× |
MobileNet的深度可分离卷积并行性差，多核收益有限。
完成本课后，你已掌握 多核调度 的核心概念与硬件实现方法。
本节补充该主题的工程实践细节和设计权衡分析：
| 决策点 | 选项A | 选项B | 选择依据 |
|---|---|---|---|
| 数据位宽 | INT8(4 GOPS/mm²) | INT16(1 GOPS/mm²) | 精度要求vs面积效率 |
| 阵列大小 | 8×8(利用率高) | 32×32(峰值高) | 目标矩阵尺寸范围 |
| 存储容量 | 64KB(面积小) | 256KB(大工作集) | 目标网络的工作集 |
| 精度格式 | 定点(高效) | 浮点(灵活) | 是否需要训练能力 |
| 控制方式 | FSM(快速) | 微码(灵活) | 支持的层类型数量 |
// 验证步骤：
// 1. Verilator --lint-only 静态检查
// 2. 编写testbench：输入已知数据，对比预期输出
// 3. 与Python/NumPy参考实现对比
// 4. 边界条件测试：零输入、最大值、溢出场景
// 5. 回归测试：修改代码后重新运行所有测试
//
// 示例testbench结构：
// module tb_xxx;
// reg clk, rst_n;
// // ... 信号声明
// initial begin
// clk = 0; forever #5 clk = ~clk;
// end
// initial begin
// rst_n = 0; #20 rst_n = 1;
// // 输入测试向量
// // 等待输出
// // 检查结果
// $display("PASS/FAIL");
// $finish;
// end
// endmodule本节提供该模块的详细实现指南、常见bug和调试方法：
每个模块应遵循统一的接口规范：
// 标准模块接口模板：
// module xxx #(
// parameter DATA_W = 16,
// parameter ...
// )(
// input wire clk, // 时钟
// input wire rst_n, // 异步复位，低有效
// input wire en, // 模块使能
// // 数据输入
// input wire [DATA_W-1:0] data_in,
// input wire data_valid,
// // 数据输出
// output reg [DATA_W-1:0] data_out,
// output reg data_out_valid,
// // 状态
// output wire busy,
// output wire error
// );
//
// 设计规则：
// 1. 所有时序逻辑使用posedge clk
// 2. 复位使用异步复位(negedge rst_n)
// 3. 参数化设计，便于配置
// 4. valid-ready握手协议
// 5. 每个模块有独立的en信号| 症状 | 可能原因 | 调试方法 | 解决方案 |
|---|---|---|---|
| 输出全零 | 复位后未初始化 | 检查复位逻辑 | 确保复位释放后en有效 |
| 数据错位 | 流水线级数不匹配 | 波形对比输入输出 | 对齐valid信号延迟 |
| 溢出 | 累加器位宽不够 | 监测累加器最高位 | 增加位宽或加饱和逻辑 |
| 死锁 | valid-ready互等 | 追踪握手信号 | 确保下游始终能接收 |
| 时序违例 | 组合逻辑路径太长 | 查看综合报告 | 插入流水线寄存器 |
// Step 1: 语法检查
// verilator --lint-only module.v
//
// Step 2: 编写Testbench
// module tb;
// reg clk, rst_n;
// // 实例化DUT
// // 生成测试向量
// // 自动比对结果
// endmodule
//
// Step 3: 编译仿真
// verilator --cc module.v tb.v
// make -C obj_dir -f Vmodule.mk
// ./obj_dir/Vmodule
//
// Step 4: 波形调试(如果需要)
// verilator --trace --cc module.v tb.v
// 在testbench中: $dumpfile("wave.vcd"); $dumpvars;// 模块集成清单：
// 1. 确认接口信号匹配(位宽、协议)
// 2. 时钟域是否一致(跨域需FIFO)
// 3. 复位策略是否统一
// 4. 信号命名是否规范
// 5. 是否有环路依赖(需打破)
// 6. 参数是否正确传递多核共享内存时需要一致性协议：
// 一致性协议选择：
//
// 1. 无一致性(每核私有SRAM)
// 优点：简单，无额外开销
// 缺点：数据需要显式搬运
// 适用：层间并行(每层不同核)
//
// 2. 写无效(MSI协议简化版)
// 核心1修改数据→使其他核副本无效
// 需要广播无效消息
// 适用：少量共享数据
//
// 3. 写更新(使其他核同步更新)
// 核心1修改数据→广播新值
// 带宽开销大，但延迟低
// 适用：频繁共享的数据
//
// NPU推荐方案：
// 层间并行用无一致性(最简单)
// 层内并行用写无效(少量共享)
// DMA负责核间数据搬运| 概念 | 定义 | 硬件影响 |
|---|---|---|
| 计算密度 | FLOPs/访存字节数 | 决定计算/带宽受限 |
| 数据复用 | 同一数据被多个PE使用 | 减少DRAM访问次数 |
| 流水线 | 多级操作重叠执行 | 提高吞吐量，增加延迟 |
| 双缓冲 | 两组缓冲区交替使用 | 隐藏数据加载延迟 |
| 分块计算 | 大矩阵分成小块处理 | 适配有限片上存储 |
| 饱和算术 | 溢出时钳位到极值 | 防止精度崩溃 |
| 时钟门控 | 空闲模块关闭时钟 | 降低动态功耗 |