阶段四：推理引擎

第22课：Transformer推理

📖 课程概述

Transformer推理分为两个阶段：Prefill(并行处理提示词)和Decode(逐token生成)。KV-Cache是关键优化。本课实现完整的推理引擎。

🔍 Prefill vs Decode

特征PrefillDecode
输入整段提示词单token
计算密集(GEMM)稀疏(GEMV)
瓶颈计算内存(KV-Cache)
并行度高低

💻 Verilog实现

4态引擎：MHA计算→softmax+V加权→FFN→输出。KV-Cache读写接口。decode模式仅处理1个token。

📈 性能分析

GPT-2 Small: 12层×768维，Prefill≈300M MAC，Decode≈1M MAC/token。KV-Cache=2×12×768×SEQ。

🧪 练习

1) 实现KV-Cache管理器(循环覆盖) 2) 设计speculative decoding支持 3) 量化对attention精度的影响分析

🔬 KV-Cache深入设计

KV-Cache是Transformer推理的关键优化，但也带来了内存管理挑战：

KV-Cache内存需求

KV-Cache大小 = 2 × num_layers × seq_len × hidden_dim × sizeof(dtype)
模型层数隐藏维度SEQ=2048 FP16SEQ=4096 FP16
GPT-2 Small1276836MB72MB
GPT-2 Medium24102496MB192MB
LLaMA-7B3240961GB2GB
LLaMA-70B80819210GB20GB

KV-Cache优化策略

🏆

成就解锁：Transformer推理

完成本课后，你已掌握 Transformer推理 的核心概念与硬件实现方法。

🔬 第22课扩展内容：设计权衡与工程实践

本节补充该主题的工程实践细节和设计权衡分析：

设计决策清单

决策点选项A选项B选择依据
数据位宽INT8(4 GOPS/mm²)INT16(1 GOPS/mm²)精度要求vs面积效率
阵列大小8×8(利用率高)32×32(峰值高)目标矩阵尺寸范围
存储容量64KB(面积小)256KB(大工作集)目标网络的工作集
精度格式定点(高效)浮点(灵活)是否需要训练能力
控制方式FSM(快速)微码(灵活)支持的层类型数量

性能优化技巧

验证方法

// 验证步骤：
// 1. Verilator --lint-only 静态检查
// 2. 编写testbench：输入已知数据，对比预期输出
// 3. 与Python/NumPy参考实现对比
// 4. 边界条件测试：零输入、最大值、溢出场景
// 5. 回归测试：修改代码后重新运行所有测试
//
// 示例testbench结构：
// module tb_xxx;
//   reg clk, rst_n;
//   // ... 信号声明
//   initial begin
//     clk = 0; forever #5 clk = ~clk;
//   end
//   initial begin
//     rst_n = 0; #20 rst_n = 1;
//     // 输入测试向量
//     // 等待输出
//     // 检查结果
//     $display("PASS/FAIL");
//     $finish;
//   end
// endmodule

与前后课程的关联

推荐阅读与参考

🔧 第22课：实现细节与调试指南

本节提供该模块的详细实现指南、常见bug和调试方法：

模块接口定义

每个模块应遵循统一的接口规范：

// 标准模块接口模板：
// module xxx #(
//   parameter DATA_W = 16,
//   parameter ...
// )(
//   input  wire                  clk,      // 时钟
//   input  wire                  rst_n,    // 异步复位，低有效
//   input  wire                  en,       // 模块使能
//   // 数据输入
//   input  wire [DATA_W-1:0]     data_in,
//   input  wire                  data_valid,
//   // 数据输出
//   output reg  [DATA_W-1:0]     data_out,
//   output reg                   data_out_valid,
//   // 状态
//   output wire                  busy,
//   output wire                  error
// );
//
// 设计规则：
// 1. 所有时序逻辑使用posedge clk
// 2. 复位使用异步复位(negedge rst_n)
// 3. 参数化设计，便于配置
// 4. valid-ready握手协议
// 5. 每个模块有独立的en信号

常见Bug与解决方案

症状可能原因调试方法解决方案
输出全零复位后未初始化检查复位逻辑确保复位释放后en有效
数据错位流水线级数不匹配波形对比输入输出对齐valid信号延迟
溢出累加器位宽不够监测累加器最高位增加位宽或加饱和逻辑
死锁valid-ready互等追踪握手信号确保下游始终能接收
时序违例组合逻辑路径太长查看综合报告插入流水线寄存器

Verilator验证步骤

// Step 1: 语法检查
// verilator --lint-only module.v
//
// Step 2: 编写Testbench
// module tb;
//   reg clk, rst_n;
//   // 实例化DUT
//   // 生成测试向量
//   // 自动比对结果
// endmodule
//
// Step 3: 编译仿真
// verilator --cc module.v tb.v
// make -C obj_dir -f Vmodule.mk
// ./obj_dir/Vmodule
//
// Step 4: 波形调试(如果需要)
// verilator --trace --cc module.v tb.v
// 在testbench中: $dumpfile("wave.vcd"); $dumpvars;

性能优化checklist

与其他模块的集成

// 模块集成清单：
// 1. 确认接口信号匹配(位宽、协议)
// 2. 时钟域是否一致(跨域需FIFO)
// 3. 复位策略是否统一
// 4. 信号命名是否规范
// 5. 是否有环路依赖(需打破)
// 6. 参数是否正确传递

🔧 Transformer引擎的批处理优化

Transformer推理的批处理策略

多请求批处理可以显著提高硬件利用率：

批大小QK^T利用率权重复用延迟/请求吞吐量
1低(SEQ小)1×基线1×
4中4×1.1×3.6×
8高8×1.2×6.7×
32高32×1.5×21×

📋 本课关键概念总结

概念定义硬件影响
计算密度FLOPs/访存字节数决定计算/带宽受限
数据复用同一数据被多个PE使用减少DRAM访问次数
流水线多级操作重叠执行提高吞吐量，增加延迟
双缓冲两组缓冲区交替使用隐藏数据加载延迟
分块计算大矩阵分成小块处理适配有限片上存储
饱和算术溢出时钳位到极值防止精度崩溃
时钟门控空闲模块关闭时钟降低动态功耗

🎯 学习目标检查

📚 拓展阅读

下一课预告：本课掌握的知识将在下一课中进一步深化。建议先完成练习，确保理解核心概念后再继续。

🔬 深入探讨：从理论到实践的映射

将算法原理映射到硬件实现时，需要解决多个层次的抽象差距：

算法→微架构映射原则

  1. 计算并行化：识别算法中的数据并行性和流水线并行性，映射到PE阵列
  2. 存储层次化：根据数据生命周期和复用模式，分配到不同存储层次
  3. 通信局部化：减少全局通信，使用局部传递和广播
  4. 控制简化：将复杂控制流简化为有限状态机

硬件设计的Pareto最优

硬件设计没有唯一最优解，只有Pareto前沿上的多个平衡点：

设计点面积(mm²)功耗(mW)算力(GOPS)能效比
最小面积0.5103.2320
平衡设计2.05025.6512
最高性能5.0200102.4512
最低功耗1.056.41280

验证驱动开发(VDD)

先写testbench，再写RTL，确保每个功能都有对应的测试：

// 验证驱动开发流程：
// 1. 根据规格编写testbench框架
// 2. 定义输入输出接口和预期行为
// 3. 编写RTL代码使测试通过
// 4. 添加边界条件测试
// 5. 添加随机化测试(约束随机)
// 6. 覆盖率分析确保测试充分
//
// 优势：
// - 减少bug引入率
// - 测试即文档
// - 重构有安全网
// - 提高设计质量

功耗-性能-面积(PPA)优化循环