| 融合类型 | 节省 | 适用 |
|---|---|---|
| Conv+BN | BN参数融入权重，零开销 | 所有CNN |
| Conv+BN+ReLU | 省1次写+1次读 | 所有ReLU网络 |
| 残差融合 | 省shortcut读写 | ResNet |
Conv+BN+ReLU融合：BN预计算scale/offset，一次乘加完成BN，再激活。残差融合：shortcut+main一次加法。
算子融合是最简单也最有效的优化——减少中间结果的内存写入和读取：
| 融合组合 | 省去的操作 | 节省的带宽 | 实现难度 |
|---|---|---|---|
| Conv+BN | BN读写 | 2×OCH×OH×OW | 低(参数融合) |
| Conv+BN+ReLU | BN+ReLU读写 | 4×OCH×OH×OW | 低 |
| Conv+BN+ReLU+Add | 以上+shortcut读写 | 6×OCH×OH×OW | 中 |
| Conv1+Conv2融合 | 中间层完整读写 | 2×C×H×W | 高(需分析依赖) |
融合后BN变为零开销！这是量化前必须做的步骤。
| 配置 | 内存访问(ResNet-50) | 功耗 | 延迟 |
|---|---|---|---|
| 无融合 | 100% | 100% | 100% |
| Conv+BN融合 | 85% | 80% | 90% |
| Conv+BN+ReLU融合 | 75% | 70% | 82% |
| 全融合(+Add+Pool) | 60% | 55% | 70% |
完成本课后，你已掌握 卷积融合 的核心概念与硬件实现方法。
本节补充该主题的工程实践细节和设计权衡分析：
| 决策点 | 选项A | 选项B | 选择依据 |
|---|---|---|---|
| 数据位宽 | INT8(4 GOPS/mm²) | INT16(1 GOPS/mm²) | 精度要求vs面积效率 |
| 阵列大小 | 8×8(利用率高) | 32×32(峰值高) | 目标矩阵尺寸范围 |
| 存储容量 | 64KB(面积小) | 256KB(大工作集) | 目标网络的工作集 |
| 精度格式 | 定点(高效) | 浮点(灵活) | 是否需要训练能力 |
| 控制方式 | FSM(快速) | 微码(灵活) | 支持的层类型数量 |
// 验证步骤：
// 1. Verilator --lint-only 静态检查
// 2. 编写testbench：输入已知数据，对比预期输出
// 3. 与Python/NumPy参考实现对比
// 4. 边界条件测试：零输入、最大值、溢出场景
// 5. 回归测试：修改代码后重新运行所有测试
//
// 示例testbench结构：
// module tb_xxx;
// reg clk, rst_n;
// // ... 信号声明
// initial begin
// clk = 0; forever #5 clk = ~clk;
// end
// initial begin
// rst_n = 0; #20 rst_n = 1;
// // 输入测试向量
// // 等待输出
// // 检查结果
// $display("PASS/FAIL");
// $finish;
// end
// endmodule本节提供该模块的详细实现指南、常见bug和调试方法：
每个模块应遵循统一的接口规范：
// 标准模块接口模板：
// module xxx #(
// parameter DATA_W = 16,
// parameter ...
// )(
// input wire clk, // 时钟
// input wire rst_n, // 异步复位，低有效
// input wire en, // 模块使能
// // 数据输入
// input wire [DATA_W-1:0] data_in,
// input wire data_valid,
// // 数据输出
// output reg [DATA_W-1:0] data_out,
// output reg data_out_valid,
// // 状态
// output wire busy,
// output wire error
// );
//
// 设计规则：
// 1. 所有时序逻辑使用posedge clk
// 2. 复位使用异步复位(negedge rst_n)
// 3. 参数化设计，便于配置
// 4. valid-ready握手协议
// 5. 每个模块有独立的en信号| 症状 | 可能原因 | 调试方法 | 解决方案 |
|---|---|---|---|
| 输出全零 | 复位后未初始化 | 检查复位逻辑 | 确保复位释放后en有效 |
| 数据错位 | 流水线级数不匹配 | 波形对比输入输出 | 对齐valid信号延迟 |
| 溢出 | 累加器位宽不够 | 监测累加器最高位 | 增加位宽或加饱和逻辑 |
| 死锁 | valid-ready互等 | 追踪握手信号 | 确保下游始终能接收 |
| 时序违例 | 组合逻辑路径太长 | 查看综合报告 | 插入流水线寄存器 |
// Step 1: 语法检查
// verilator --lint-only module.v
//
// Step 2: 编写Testbench
// module tb;
// reg clk, rst_n;
// // 实例化DUT
// // 生成测试向量
// // 自动比对结果
// endmodule
//
// Step 3: 编译仿真
// verilator --cc module.v tb.v
// make -C obj_dir -f Vmodule.mk
// ./obj_dir/Vmodule
//
// Step 4: 波形调试(如果需要)
// verilator --trace --cc module.v tb.v
// 在testbench中: $dumpfile("wave.vcd"); $dumpvars;// 模块集成清单：
// 1. 确认接口信号匹配(位宽、协议)
// 2. 时钟域是否一致(跨域需FIFO)
// 3. 复位策略是否统一
// 4. 信号命名是否规范
// 5. 是否有环路依赖(需打破)
// 6. 参数是否正确传递融合引擎的面积开销主要来自数据通路扩展：
| 融合类型 | 额外面积 | 带宽节省 | 面积效率比 |
|---|---|---|---|
| Conv+BN | +3% | 15% | 5.0× |
| Conv+BN+ReLU | +5% | 25% | 5.0× |
| Conv+BN+ReLU+Add | +8% | 40% | 5.0× |
| DW+PW融合 | +10% | 50% | 5.0× |
所有融合方案的面积效率比都很高(带宽节省远大于面积开销)，应尽可能多地融合。
| 概念 | 定义 | 硬件影响 |
|---|---|---|
| 计算密度 | FLOPs/访存字节数 | 决定计算/带宽受限 |
| 数据复用 | 同一数据被多个PE使用 | 减少DRAM访问次数 |
| 流水线 | 多级操作重叠执行 | 提高吞吐量，增加延迟 |
| 双缓冲 | 两组缓冲区交替使用 | 隐藏数据加载延迟 |
| 分块计算 | 大矩阵分成小块处理 | 适配有限片上存储 |
| 饱和算术 | 溢出时钳位到极值 | 防止精度崩溃 |
| 时钟门控 | 空闲模块关闭时钟 | 降低动态功耗 |
将算法原理映射到硬件实现时，需要解决多个层次的抽象差距：
硬件设计没有唯一最优解，只有Pareto前沿上的多个平衡点：
| 设计点 | 面积(mm²) | 功耗(mW) | 算力(GOPS) | 能效比 |
|---|---|---|---|---|
| 最小面积 | 0.5 | 10 | 3.2 | 320 |
| 平衡设计 | 2.0 | 50 | 25.6 | 512 |
| 最高性能 | 5.0 | 200 | 102.4 | 512 |
| 最低功耗 | 1.0 | 5 | 6.4 | 1280 |
先写testbench，再写RTL，确保每个功能都有对应的测试：
// 验证驱动开发流程：
// 1. 根据规格编写testbench框架
// 2. 定义输入输出接口和预期行为
// 3. 编写RTL代码使测试通过
// 4. 添加边界条件测试
// 5. 添加随机化测试(约束随机)
// 6. 覆盖率分析确保测试充分
//
// 优势：
// - 减少bug引入率
// - 测试即文档
// - 重构有安全网
// - 提高设计质量