🖥️ 第13课：纹理映射基础

学习目标：掌握纹理映射基础的核心原理与Verilog实现。

📋 核心概念

本课深入探讨纹理映射基础的硬件实现。理解其数学基础和算法流程是设计高效GPU模块的关键。

• 核心算法：纹理映射基础的标准实现方法
• 数据流：输入数据如何经过变换产生输出
• 边界条件：特殊情况的处理策略

🔍 数学原理

定点数实现时需注意精度和溢出问题，Q4.12格式提供足够的动态范围。

🔧 Verilog实现：纹理映射器

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// texture_mapper.v - 纹理映射器
// 第13课：UV坐标计算与纹理寻址
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module texture_mapper #(
    parameter COORD_WIDTH = 16,
    parameter COLOR_WIDTH = 24,
    parameter TEX_ADDR_WIDTH = 14,
    parameter TEX_SIZE = 128,
    parameter FRAC_BITS = 12
)(
    input  wire                          clk, rst_n,
    input  wire                          frag_valid,
    input  wire [COORD_WIDTH-1:0]        frag_u, frag_v,
    input  wire [1:0]                    wrap_mode,   // 0=REPEAT,1=CLAMP,2=MIRROR
    output reg                           frag_ready,
    output reg  [TEX_ADDR_WIDTH-1:0]     tex_addr,
    output reg                           tex_req,
    input  wire [COLOR_WIDTH-1:0]        tex_data,
    input  wire                          tex_valid,
    output reg                           color_valid,
    output reg  [COLOR_WIDTH-1:0]        frag_color
);
    reg [COORD_WIDTH-1:0] u_wrapped, v_wrapped;
    reg [TEX_ADDR_WIDTH-1:0] u_idx, v_idx;
    localparam S_IDLE=2'd0, S_WRAP=2'd1, S_ADDR=2'd2, S_FETCH=2'd3, S_OUTPUT=2'd4;
    reg [2:0] state;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin state<=S_IDLE; frag_ready<=1; color_valid<=0; end
        else begin
            color_valid <= 0; tex_req <= 0;
            case (state)
                S_IDLE: begin
                    frag_ready <= 1;
                    if (frag_valid) begin frag_ready <= 0; state <= S_WRAP; end
                end
                S_WRAP: begin
                    case (wrap_mode)
                        2'd0: begin // REPEAT
                            u_wrapped <= frag_u % (TEX_SIZE * 16'd16);
                            v_wrapped <= frag_v % (TEX_SIZE * 16'd16);
                        end
                        2'd1: begin // CLAMP
                            u_wrapped <= (frag_u > TEX_SIZE*16-1) ? (TEX_SIZE*16-1) : ((frag_u < 0) ? 0 : frag_u);
                            v_wrapped <= (frag_v > TEX_SIZE*16-1) ? (TEX_SIZE*16-1) : ((frag_v < 0) ? 0 : frag_v);
                        end
                        default: begin u_wrapped <= frag_u; v_wrapped <= frag_v; end
                    endcase
                    state <= S_ADDR;
                end
                S_ADDR: begin
                    u_idx <= u_wrapped[COORD_WIDTH-1:4]; // 除以16取整数部分
                    v_idx <= v_wrapped[COORD_WIDTH-1:4];
                    tex_addr <= v_idx * TEX_SIZE + u_idx;
                    tex_req <= 1;
                    state <= S_FETCH;
                end
                S_FETCH: begin
                    if (tex_valid) begin
                        frag_color <= tex_data;
                        state <= S_OUTPUT;
                    end
                end
                S_OUTPUT: begin
                    color_valid <= 1; state <= S_IDLE;
                end
                default: state <= S_IDLE;
            endcase
        end
    end
endmodule

🧪 仿真验证

`timescale 1ns/1ps
module tb_texture_mapper;
    parameter CLK_PERIOD = 10;
    reg clk, rst_n;
    // 添加具体接口信号...
    texture_mapper dut (.*);
    initial clk = 0; always #(CLK_PERIOD/2) clk = ~clk;
    initial begin
        rst_n = 0; #(CLK_PERIOD*5); rst_n = 1; #(CLK_PERIOD*2);
        $display("=== texture_mapper 测试开始 ===");
        // 测试逻辑...
        #(CLK_PERIOD*100);
        $display("=== texture_mapper 测试完成 ===");
        $finish;
    end
endmodule

📐 性能分析

纹理映射基础模块在100MHz时钟下可达到每周期处理一个数据单元的吞吐率。关键路径在乘法器和加法器链上。

🏗️ 与前课的关联

本课模块承接前课的输出数据，处理后的结果传递给下一课。整个管线模块间的接口定义保持一致。

🧩 练习题

🎯 本课小结

📚 延伸阅读与行业标准

🔧 硬件实现考量

在实际GPU芯片设计中，纹理映射基础模块面临以下挑战：

• 面积优化：乘法器占用大量硅面积，需要复用和时分
• 功耗控制：高频运算产生大量动态功耗，需要时钟门控
• 时序收敛：乘法器链路是关键路径，可能需要插入流水线寄存器
• 存储带宽：顶点数据的读写带宽是瓶颈

🌐 跨平台实现对比

🧪 验证策略

对纹理映射基础模块的验证应包含以下方面：

1. 功能验证：基本输入输出的正确性
2. 边界测试：零值、最大值、最小值、溢出情况
3. 随机测试：大量随机输入的回归测试
4. 对比验证：与软件参考模型的输出对比
5. 时序验证：流水线停顿、反压等场景

📈 性能基准

在现代FPGA平台上的典型性能指标：

// 性能基准（Artix-7 @ 100MHz）
// - 顶点吞吐率: 10M vertices/s (单核)
// - 延迟: 3周期 (30ns)
// - DSP占用: 12个 (Q4.12乘法)
// - 最大时钟: ~150MHz (时序约束后)
// - 功耗: ~50mW (动态功耗估算)

🔗 与其他课程的关联

📖 推荐资源

• 《Real-Time Rendering》第4版 - Tomas Akenine-Möller
• 《GPU Gems》系列 - NVIDIA
• 《Digital Design and Computer Architecture》- Harris & Harris
• OpenGL规范: khronos.org/opengl
• Verilator文档: veripool.org/verilator

🔬 纹理映射基础的深入分析

从硬件设计角度，纹理映射基础模块需要满足严格的时序和面积约束。以下分析关键路径和优化空间。

关键路径分析

模块的关键路径通常在乘法器链上。Q4.12格式的16×16位乘法器在FPGA上需要约5ns，级联两级乘法器约10ns，这决定了最大工作频率约为100MHz。

// 关键路径示例
// 输入 → 乘法器1(5ns) → 加法器(2ns) → 乘法器2(5ns) → 输出
// 总延迟: 12ns → 最大频率 ≈ 83MHz
//
// 优化: 插入流水线寄存器
// Stage1: 乘法器1(5ns) → 寄存器
// Stage2: 加法器(2ns) + 乘法器2(5ns) → 寄存器
// 最大频率 ≈ 143MHz

面积优化策略

• 时分复用：用1个乘法器分时完成多个乘法运算
• 资源共享：多个路径共享同一个加法器
• 精度降低：Q4.8格式可减少乘法器面积50%
• CSD编码：常数乘法用CSD(正则有符号数)编码

功耗优化策略

• 时钟门控：当模块空闲时关闭时钟
• 操作数隔离：当输入无效时将乘法器输入置零
• 电压缩放：在性能允许时降低供电电压

📊 与软件实现的对比

硬件实现在延迟和吞吐率上有显著优势，特别适合实时渲染场景。

🧩 进阶练习

🔬 深度技术分析

本课模块在实际GPU设计中的应用场景和技术挑战值得深入探讨。从芯片设计角度，模块的PPA（Performance, Power, Area）优化是核心目标。

时序约束与流水线设计

在100MHz时钟下，每个流水级必须在10ns内完成所有组合逻辑计算。关键路径通常涉及乘法器链，需要仔细的时序分析和优化：

// 时序约束示例 (Synopsys Design Constraints)
// create_clock -period 10 [get_ports clk]
// set_input_delay 2 [all_inputs]
// set_output_delay 2 [all_outputs]
// set_max_fanout 16 [all_inputs]
// set_max_transition 0.5 [all_inputs]
//
// 时序报告:
// Startpoint: data_in_reg/Q
// Endpoint: result_out_reg/D
// Path Type: max
// Data Path: 8.2ns (满足10ns约束)
// Slack: 1.8ns (MET)

验证方法学

完整的模块验证应包含以下层次：

1. 单元测试：验证每个子功能模块的独立正确性
2. 集成测试：验证模块间接口的兼容性
3. 回归测试：每次代码修改后自动运行完整测试套件
4. 覆盖率分析：确保代码覆盖率和功能覆盖率达到100%

// UVM验证组件
// - Driver: 驱动DUT输入接口
// - Monitor: 监测DUT输出接口
// - Scoreboard: 比较DUT输出与参考模型
// - Sequence: 生成测试激励序列
// - Agent: 封装Driver+Monitor+Sequencer
// - Environment: 顶层验证环境

📐 与最新GPU架构的对比

将本课的Verilog实现与最新GPU架构对比：

🧩 进阶项目