📘 第01课：浮点数概述与IEEE 754标准

• 理解浮点数表示的基本原理与历史演进
• 掌握IEEE 754标准的核心设计思想
• 理解规格化数、非规格化数、特殊值的分类
• 用Verilog实现IEEE 754浮点数分类器

在计算机诞生之初，浮点数的表示方式五花八门——每个硬件厂商都有自己的格式。IBM System/360使用16进制浮点，DEC VAX用自己的一套，CDC 6600又是一套。这导致：

• 可移植性灾难：同一程序在不同机器上结果不同
• 数值一致性缺失：圆周率π在A机器上是3.14159，在B机器上是3.14160
• 舍入行为不可预测：没有统一的舍入规则

1985年，IEEE发布了754-1985标准（由William Kahan主导设计），统一了浮点数格式。2008年修订为IEEE 754-2008，2019年再次更新为IEEE 754-2019。这一标准是现代所有FPU设计的基石。

定点数（Fixed-Point）

小数点位置固定，例如Q15格式：1位符号 + 15位小数

优点：运算简单，硬件代价小

缺点：动态范围有限，精度固定

浮点数（Floating-Point）

小数点位置由指数决定，可以"浮动"

优点：动态范围极大，能同时表示天文数字和微观量

缺点：硬件复杂，精度不均匀（大数附近稀疏，小数附近密集）

三大要素

IEEE 754浮点数由三个字段组成：

指数偏移（Bias）

指数E不使用补码，而是使用偏移码（Excess/Bias）：

隐含的1（Hidden Bit）

对于规格化数，尾数的最高位总是1，因此不需要显式存储：

这相当于多了一位精度！单精度实际有24位有效数字。

五类浮点数

单精度浮点数值域

IEEE 754定义了4种舍入模式（第05课将详细讲解）：

1. 向最近偶数舍入（Round to Nearest Even）——默认模式
2. 向零舍入（Round toward Zero）——截断
3. 向正无穷舍入（Round toward +∞）——向上取整
4. 向负无穷舍入（Round toward -∞）——向下取整

下面实现一个单精度浮点数分类器，判断输入属于哪一类：

//=============================================================
// float_classifier.sv - IEEE 754 单精度浮点数分类器
// 功能：判断浮点数属于零/非规格化/规格化/无穷/NaN
// 验证：Verilator --lint-only
//=============================================================
module float_classifier (
    input  wire [31:0] fp_in,     // IEEE 754 单精度输入

    // 分类输出（one-hot）
    output wire        is_zero,     // ±0
    output wire        is_denormal,  // 非规格化数
    output wire        is_normal,    // 规格化数
    output wire        is_infinity,  // ±∞
    output wire        is_nan,       // NaN
    output wire        is_signaling, // SNaN
    output wire        is_quiet,     // QNaN
    output wire        sign,         // 符号位
    output wire [7:0]  exponent,    // 原始指数字段
    output wire [22:0] mantissa    // 原始尾数字段
);

    // 拆解字段
    assign sign     = fp_in[31];
    assign exponent = fp_in[30:23];
    assign mantissa = fp_in[22:0];

    // 中间信号
    wire exp_all_zero = (exponent == 8'b0);
    wire exp_all_one  = (exponent == 8'b1111_1111);
    wire mant_zero   = (mantissa == 23'b0);
    wire mant_msb    = mantissa[22];  // QNaN的最高尾数位为1

    // 分类逻辑
    assign is_zero     = exp_all_zero & mant_zero;
    assign is_denormal  = exp_all_zero & ~mant_zero;
    assign is_normal    = ~exp_all_zero & ~exp_all_one;
    assign is_infinity  = exp_all_one  & mant_zero;
    assign is_nan       = exp_all_one  & ~mant_zero;
    assign is_signaling = is_nan & ~mant_msb;  // SNaN: 尾数最高位为0但尾数非零
    assign is_quiet     = is_nan & mant_msb;   // QNaN: 尾数最高位为1

endmodule

测试平台

//=============================================================
// tb_float_classifier.sv - 测试平台
//=============================================================
module tb_float_classifier;

    reg  [31:0] fp_in;
    wire       is_zero, is_denormal, is_normal;
    wire       is_infinity, is_nan;
    wire       is_signaling, is_quiet;
    wire       sign;
    wire [7:0]  exponent;
    wire [22:0] mantissa;

    float_classifier uut (
        .fp_in(fp_in),
        .is_zero(is_zero), .is_denormal(is_denormal),
        .is_normal(is_normal), .is_infinity(is_infinity),
        .is_nan(is_nan), .is_signaling(is_signaling),
        .is_quiet(is_quiet), .sign(sign),
        .exponent(exponent), .mantissa(mantissa)
    );

    integer pass_count = 0;
    integer fail_count = 0;

    task check;
        input [31:0] val;
        input [4:0] expected; // {zero,denorm,normal,inf,nan}
        input [255:0] name;
        begin
            fp_in = val;
            #10;
            if ({is_zero,is_denormal,is_normal,is_infinity,is_nan} !== expected) begin
                $display("FAIL %0s: got %b%b%b%b%b expected %b",
                    name, is_zero, is_denormal, is_normal, is_infinity, is_nan, expected);
                fail_count = fail_count + 1;
            end else begin
                $display("PASS %0s", name);
                pass_count = pass_count + 1;
            end
        end
    endtask

    initial begin
        // +0.0: sign=0, exp=0, mant=0
        check(32'h0000_0000, 5'b10000, "+0.0");
        // -0.0
        check(32'h8000_0000, 5'b10000, "-0.0");
        // 最小非规格化数: exp=0, mant=1
        check(32'h0000_0001, 5'b01000, "MinDenorm");
        // 最大非规格化数: exp=0, mant=all1
        check(32'h007F_FFFF, 5'b01000, "MaxDenorm");
        // 最小规格化数: exp=1, mant=0
        check(32'h0080_0000, 5'b00100, "MinNormal");
        // 1.0: exp=127(0x7F), mant=0
        check(32'h3F80_0000, 5'b00100, "1.0");
        // +∞: exp=all1, mant=0
        check(32'h7F80_0000, 5'b00010, "+Infinity");
        // -∞
        check(32'hFF80_0000, 5'b00010, "-Infinity");
        // QNaN: exp=all1, mant MSB=1
        check(32'h7FC0_0000, 5'b00001, "QNaN");
        // SNaN: exp=all1, mant MSB=0, mant!=0
        check(32'h7F80_0001, 5'b00001, "SNaN");

        $display("\n=== Results: %0d passed, %0d failed ===", pass_count, fail_count);
        $finish;
    end

endmodule

使用Verilator进行仿真，验证结果如下：

PASS +0.0
PASS -0.0
PASS MinDenorm
PASS MaxDenorm
PASS MinNormal
PASS 1.0
PASS +Infinity
PASS -Infinity
PASS QNaN
PASS SNaN

=== Results: 10 passed, 0 failed ===

✅Verilator验证通过 ✅10/10测试通过

为什么不直接用补码表示指数？偏移码有几个关键优势：

1. 简化比较：两个正数比较比补码比较简单，无符号比较即可判断大小
2. 简化零检测：全零就是零，不需要特殊处理
3. 简化溢出检测：全1就是特殊值，硬件判断更高效
4. 整数排序=浮点排序：对于同号浮点数，当作无符号整数排序后大小关系不变

IEEE 754标准对FPU设计施加了严格的约束：

1. 正确舍入：运算结果必须如同无限精度计算后再舍入
2. 异常处理：5种异常必须可检测（无效操作、除零、上溢、下溢、不精确）
3. 原子的比较-交换：不支持FPU的上下文切换可能导致不一致
4. 融合乘加（FMA）：只做一次舍入，比分开乘加精度更高