🔊 第21课：8位DAC音频输出

// PWM音频输出 - 1位PWM调制8位音频
module pwm_audio (
    input  wire        clk,       // 系统时钟(50MHz)
    input  wire        rst,
    input  wire [7:0]  audio_in,  // 8位音频输入
    output reg         pwm_out    // PWM输出(1位)
);
    // PWM计数器 - 8位分辨率
    // PWM频率 = 50MHz / 256 ≈ 195kHz
    reg [7:0] pwm_cnt;

    always @(posedge clk) begin
        if (rst) begin
            pwm_cnt <= 0;
            pwm_out <= 0;
        end else begin
            pwm_cnt <= pwm_cnt + 1;
            // 比较器: 计数值 < 音频值 → 输出高
            pwm_out <= (pwm_cnt < audio_in);
        end
    end
endmodule

// Sigma-Delta (PDM) DAC - 1位高过采样
module sigma_delta_dac (
    input  wire        clk,
    input  wire        rst,
    input  wire [7:0]  audio_in,   // 8位音频输入(无符号)
    output reg         pdm_out     // PDM输出(1位)
);
    // Sigma-Delta调制器
    // 积分器(累加) + 量化器(1位)
    reg [8:0] integrator; // 比输入多1位防溢出

    always @(posedge clk) begin
        if (rst) begin
            integrator <= 0;
            pdm_out <= 0;
        end else begin
            // 反馈: 输出1时减128, 输出0时加128
            if (pdm_out)
                integrator <= integrator + {1'b0, audio_in} - 9'd128;
            else
                integrator <= integrator + {1'b0, audio_in} + 9'd128;

            // 1位量化
            pdm_out <= integrator[8]; // MSB
        end
    end
endmodule

// 音频混音器 - 4通道混合
module audio_mixer (
    input  wire        clk,
    input  wire        rst,
    input  wire [7:0]  ch0, ch1, ch2, ch3,  // 4通道8位输入
    input  wire [1:0]  vol0, vol1, vol2, vol3, // 每通道2位音量
    output wire [7:0]  mixed_out             // 混合输出
);
    // 音量调节: 右移(0=静音, 1=1/2, 2=1/4, 3=1/8)
    wire [7:0] v0 = ch0 >> vol0;
    wire [7:0] v1 = ch1 >> vol1;
    wire [7:0] v2 = ch2 >> vol2;
    wire [7:0] v3 = ch3 >> vol3;

    // 混合: 求和后取平均(防溢出)
    wire [9:0] sum = {1'b0, v0[7:1]} + {1'b0, v1[7:1]} +
                     {1'b0, v2[7:1]} + {1'b0, v3[7:1]};

    // 截断到8位
    assign mixed_out = (sum > 255) ? 8'hFF : sum[7:0];
endmodule

module sigma_delta_dac_tb;
    logic clk=0, rst=1;
    logic [7:0] audio_in;
    logic pdm_out;

    sigma_delta_dac uut(.*);
    always #10 clk = ~clk;

    initial begin
        rst=1; #50; rst=0;
        $display("--- Sigma-Delta DAC测试 ---");
        // 测试1: 中间值(128)
        audio_in = 8'd128;
        repeat(256) @(posedge clk);
        $display("  audio=128, PDM占空比应≈50%%");
        // 测试2: 高值(200)
        audio_in = 8'd200;
        repeat(256) @(posedge clk);
        $display("  audio=200, PDM占空比应≈78%%");
        // 测试3: 低值(50)
        audio_in = 8'd50;
        repeat(256) @(posedge clk);
        $display("  audio=50, PDM占空比应≈20%%");
        // 测试4: 扫描
        for(int v=0; v<256; v=v+16) begin
            audio_in = v;
            repeat(64) @(posedge clk);
        end
        $display("  扫描测试完成 ✓");
        $display("Sigma-Delta DAC测试完成 ✓");
        #100; $finish;
    end
endmodule