输入接收器是将外部信号安全、准确地转换为内部逻辑信号的电路模块。与输出驱动器相反，它需要从高电压域（IO域）转换到低电压域（核心域），同时提供噪声抑制和ESD保护。
外部信号 ──→ [焊盘] ──→ [一次ESD保护] ──→ [隔离电阻] ──→ [二次ESD保护]
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[施密特触发器]
│
[电平转换]
│
[内部逻辑接口]
│
核心逻辑施密特触发器是输入接收器的核心组件。它通过正反馈实现迟滞特性，具有两个不同的翻转阈值：正向阈值Vt+和负向阈值Vt-。迟滞电压Vhys = Vt+ - Vt-。
标准CMOS施密特触发器在普通反相器基础上增加了正反馈管：
VDD
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┌────┤────┐
│ │ │
│ ┌─┴─┐ │
│ │ Mp1 │ │ 输入PMOS
│ └─┬─┘ │
│ ├──反馈── Mp3 (正反馈PMOS)
│ ┌─┴─┐ │
│ │ Mp2 │ │ 中间PMOS
│ └─┬─┘ │
├───┤├───┤─── 输出
│ ┌─┴─┐ │
│ │ Mn2 │ │ 中间NMOS
│ └─┬─┘ │
│ ├──反馈── Mn3 (正反馈NMOS)
│ ┌─┴─┐ │
│ │ Mn1 │ │ 输入NMOS
│ └─┬─┘ │
└────┤────┘
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VSS正向阈值Vt+（输入从低到高翻转）：
Vt+取决于Mn1、Mn2和Mn3的尺寸。当Vin上升时，Mn1导通，中间节点被拉低。正反馈管Mn3加速翻转。
Vt+ ≈ (VDD × √(Kn1/Kn3) + Vtn) / (1 + √(Kn1/Kn3))
负向阈值Vt-（输入从高到低翻转）：
Vt- ≈ (VDD - |Vtp|) / (1 + √(Kp1/Kp3))
迟滞电压：
Vhys = Vt+ - Vt-
通过调整正反馈管(Mp3/Mn3)与输入管(Mp1/Mn1)的尺寸比，可以控制迟滞宽度。
* 04-schmitt-trigger.sp
* 施密特触发器迟滞特性仿真
Vdd vdd 0 3.3
* 输入三角波（用于绘制VTC曲线）
Vin in 0 pwl 0 0 50n 3.3 100n 3.3 150n 0
* 施密特触发器
* PMOS路径
Mp1 a in vdd vdd pch W=4u L=0.35u
Mp2 out a vdd vdd pch W=8u L=0.35u
Mp3 a out vdd vdd pch W=2u L=0.35u
* NMOS路径
Mn1 b in 0 0 nch W=4u L=0.35u
Mn2 out b 0 0 nch W=4u L=0.35u
Mn3 b out 0 0 nch W=2u L=0.35u
* 负载
Cload out 0 0.5p
.tran 0.05n 150n
.measure tran vt_plus TRIG V(in) VAL=0.5 RISE=1 TARG V(out) VAL=1.65 FALL=1
.measure tran vt_minus TRIG V(in) VAL=2.8 FALL=1 TARG V(out) VAL=1.65 RISE=1
.measure tran vhys PARAM='vt_plus - vt_minus'
.print tran V(in) V(out)
.end施密特触发器仿真结果：
当IO电压域（VDDIO）高于核心电压域（VDD）时，输入信号需要从高域转换到低域。这看似简单——一个反相器就够了——但实际设计中需要考虑多种边界情况。
当VDDIO > VDD时，最简单的电平转换是一个核心域反相器。输入NMOS栅极直接连到IO信号，但NMOS的最大栅压不能超过VDD+Vtn（否则穿通）。
当VDDIO=3.3V而VDD=1.2V时，核心域NMOS的栅极承受3.3V电压，远超1.2V核心器件的栅氧击穿电压！必须使用IO域器件作为输入级。
使用IO域器件作为输入级，然后转换到核心域：
* 安全电平转换：3.3V → 1.2V
*
* 第一级：IO域反相器（3.3V器件）
Mp1 a in_b vddio vddio pch_33 W=4u L=0.35u
Mn1 a in_b vss vss nch_33 W=2u L=0.35u
* 第二级：核心域反相器（1.2V器件）
* 注意：节点a的电压为0~3.3V，核心域器件的栅极不能直接连！
* 解决方案：分压或级联
* 方案A：串联二极管分压
* R1 a b 100k
* D1 b vdd diode （钳位到VDD+0.7V）
* 然后b连接到核心域反相器
* 方案B：交叉耦合电平转换器（最常用） VDD (1.2V)
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┌────┤────┐
│ │ │
│ ┌─┴─┐ │
│ │Pc1 │◄─┤──── n2 (交叉耦合)
│ └─┬─┘ │
│ ├── n1 │
│ ┌─┴─┐ │
│ │Nc1 │◄─┤──── in (IO信号经反相)
│ └─┬─┘ │
├───┤├───┤
│ ┌─┴─┐ │
│ │Nc2 │◄─┤──── in_b
│ └─┬─┘ │
│ ├── n2 │
│ ┌─┴─┐ │
│ │Pc2 │◄─┤──── n1 (交叉耦合)
│ └─┬─┘ │
└────┤────┘
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VSS* 04-level-shifter-down.sp
* 3.3V → 1.2V 电平转换器仿真
Vddio vddio 0 3.3
Vdd vdd 0 1.2
* IO域输入信号
Vin in 0 pwl 0 0 20n 0 20.05n 3.3 60n 3.3 60.05n 0
* IO域预反相
Mp0 in_b in vddio vddio pch W=4u L=0.35u
Mn0 in_b in 0 0 nch W=2u L=0.35u
* 交叉耦合电平转换器
* 左半边
Mn1 n1 in_b 0 0 nch W=4u L=0.18u
Mp1 n1 n2 vdd vdd pch W=2u L=0.18u
* 右半边
Mn2 n2 in 0 0 nch W=4u L=0.18u
Mp2 n2 n1 vdd vdd pch W=2u L=0.18u
* 输出缓冲
Mp3 out n2 vdd vdd pch W=4u L=0.18u
Mn3 out n2 0 0 nch W=2u L=0.18u
* 负载
Cload out 0 0.2p
.tran 0.01n 80n
.measure tran tpd_lh TRIG V(in) VAL=1.65 RISE=1 TARG V(out) VAL=0.6 RISE=1
.measure tran tpd_hl TRIG V(in) VAL=1.65 FALL=1 TARG V(out) VAL=0.6 FALL=1
.measure tran voh MIN V(out) FROM=40n TO=60n
.measure tran vol MAX V(out) FROM=65n TO=80n
.print tran V(in) V(in_b) V(n1) V(n2) V(out)
.end电平转换器仿真结果：
当输入焊 pad 悬空时（未连接外部信号），输入接收器的状态不确定。为了确保安全，通常在输入端加入弱上拉或下拉电阻/管。
| 方法 | 阻值范围 | 优点 | 缺点 |
|---|---|---|---|
| 多晶硅电阻 | 10k-1MΩ | 精度高、无寄生电容 | 面积大 |
| 弱MOS管 | 等效50k-500kΩ | 面积小、可配置 | 非线性、寄生电容 |
| 外部电阻 | 4.7k-100kΩ | 灵活可调 | 增加BOM成本 |
| Bus Hold | 等效~50kΩ | 保持最后状态 | 需要额外电路 |
Bus Hold是一种特殊的输入保持电路，它保持输入端的最后有效逻辑状态，防止悬空时信号漂移。实际上是一个弱反相器形成正反馈环路。
* Bus Hold电路
* 弱反相器 + 传输门正反馈
Vin pad 0 0 ; 假设输入悬空
* 主反相器（正常强度）
Mp1 out pad_b vdd vdd pch W=8u L=0.18u
Mn1 out pad_b 0 0 nch W=4u L=0.18u
* Bus Hold弱反相器（弱强度，约1/10驱动能力）
Mp_hold pad_b out vdd vdd pch W=0.8u L=0.18u
Mn_hold pad_b out 0 0 nch W=0.4u L=0.18u输入接收器中最脆弱的节点是核心域MOS管的栅极——栅氧厚度只有1-3nm，击穿电压仅几伏。ESD二次保护确保到达栅极的电压不超过安全阈值。
焊盘 ──→ [一次ESD保护] ──→ [隔离电阻Riso] ──→ [二次ESD保护] ──→ [栅极]
(GGNMOS/SCR) (200-500Ω) (小NMOS/二极管)
钳位到~Vt1 限流降压 钳位到~BVox-safe隔离电阻Riso的作用是在一次保护和二次保护之间分担电压：
V_gate = V_primary - I_esd × Riso
假设：一次ESD钳位电压 = 8V，ESD电流 = 1A，栅极安全电压 = 5V
则 Riso ≥ (8V - 5V) / 1A = 3Ω
但实际中需要更大裕量，典型取200-500Ω。因为CDM脉冲的电流可达5-10A。
CDM条件：Riso ≥ (8V - 5V) / 10A = 0.3Ω...这显然不够！
所以CDM保护需要更精细的设计——低电感路径 + 就近二次保护。
* 04-secondary-esd-protection.sp
* ESD二次保护效果仿真
* ESD脉冲（HBM简化）
Iesd pad 0 pwl 0 0 0.5n 1.33 5n 1.0 50n 0.37 150n 0.05
* 一次ESD保护（GGNMOS简化模型）
D1 pad vdd_esd darea=50u
D2 vss pad darea=50u
Vdd_esd vdd_esd 0 3.3
Rsub1 pad 0 5
* 隔离电阻
Riso pad int 300
* 二次ESD保护
Mn2 int 0 0 0 nch W=50u L=0.35u
* 栅极等效负载
Cgate int 0 0.5p
Rgate int gate 1k
Cgate2 gate 0 0.1p
.tran 0.01n 200n
.measure tran v_primary MAX V(pad)
.measure tran v_int MAX V(int)
.measure tran v_gate MAX V(gate)
.print tran V(pad) V(int) V(gate) I(Riso) I(Iesd)
.end二次保护仿真关键结果：
不同电平标准对输入阈值有严格定义，输入接收器必须满足这些要求：
| 标准 | VDD | VIH(min) | VIL(max) | 迟滞(推荐) |
|---|---|---|---|---|
| LVTTL | 3.3V | 2.0V | 0.8V | 0.2-0.5V |
| LVCMOS33 | 3.3V | 2.0V | 0.8V | 0.2-0.5V |
| LVCMOS25 | 2.5V | 1.7V | 0.7V | 0.15-0.4V |
| LVCMOS18 | 1.8V | 1.17V | 0.63V | 0.1-0.3V |
| SSTL18 | 1.8V | Vref+0.125 | Vref-0.125 | 差分接收 |
设计一个3.3V施密特触发器，要求Vt+≥2.0V，Vt-≤1.3V，Vhys≥0.5V。假设Vtn=0.5V，|Vtp|=0.5V，μn/μp=2.5。计算正反馈管与输入管的尺寸比。
由Vt+公式：Vt+ = (VDD × √(Kn1/Kn3) + Vtn) / (1 + √(Kn1/Kn3))
2.0 = (3.3 × √(Kn1/Kn3) + 0.5) / (1 + √(Kn1/Kn3))
令r = √(Kn1/Kn3)：2.0(1+r) = 3.3r + 0.5
2.0 + 2r = 3.3r + 0.5 → 1.5 = 1.3r → r ≈ 1.15
所以 Kn1/Kn3 ≈ 1.33，即反馈NMOS比输入NMOS窄约25%
类似地计算PMOS尺寸比，使Vt-≤1.3V
在HBM 2000V条件下，一次ESD保护的钳位电压为7V。核心域栅氧击穿电压为4V，安全裕量0.5V。如果ESD峰值电流为1.33A，计算最小隔离电阻。如果考虑CDM条件（峰值电流8A），需要多大？
HBM: Riso ≥ (7V - 3.5V) / 1.33A = 2.63Ω
CDM: Riso ≥ (7V - 3.5V) / 8A = 0.44Ω
注意：CDM的上升时间极短，需要考虑寄生电感的影响。实际上CDM保护不能仅靠电阻，需要专门的CDM钳位设计。
完成本课学习，你已经掌握了输入接收器的完整设计方法！
✅ 已掌握 施密特触发器 ✅ 已掌握 电平转换 ✅ 已掌握 二次ESD保护 ✅ 已掌握 输入阈值标准