Lesson 20 · 🔌 SPI主机 — 数字电路实验室

📖 实验描述

实现SPI主机控制器，支持4种SPI模式(CPOL/CPHA组合)，8位数据传输。

SPI(Serial Peripheral Interface)是嵌入式系统最常用的同步串行总线，4线：SCLK/MOSI/MISO/CS。 4种SPI模式由CPOL(时钟极性)和CPHA(时钟相位)决定： Mode 0: CPOL=0, CPHA=0 — 空闲低电平，第一个边沿采样 Mode 1: CPOL=0, CPHA=1 — 空闲低电平，第二个边沿采样 Mode 2: CPOL=1, CPHA=0 — 空闲高电平，第一个边沿采样 Mode 3: CPOL=1, CPHA=1 — 空闲高电平，第二个边沿采样 CPHA=0: 数据在前沿shift出，后沿sample入 CPHA=1: 数据在前沿sample入，后沿shift出 CS(片选)低有效，传输前拉低，传输后拉高。

🧠 核心概念

SPI协议 — 4线同步串行
CPOL — 时钟空闲极性
CPHA — 数据采样相位
4种模式 — CPOL和CPHA组合
片选CS — 多从设备选择
全双工 — 同时收发

📐 电路结构

电路与状态图

SPI主机结构：

  start → 状态机 → SCLK生成
              │              │
  data_in → 移位寄存器 → MOSI
              ↑              │
           MISO ← 采样 ← SCLK边沿

  Mode0(CPOL=0,CPHA=0): 前沿shift, 后沿sample
  Mode1(CPOL=0,CPHA=1): 前沿sample, 后沿shift
  Mode2(CPOL=1,CPHA=0): 前沿shift, 后沿sample
  Mode3(CPOL=1,CPHA=1): 前沿sample, 后沿shift

📝 设计步骤

1start=1: 拉低CS，开始传输
2根据CPOL设置SCLK空闲电平
3CPHA=0: 先shift out MOSI，再sample MISO
4CPHA=1: 先sample MISO，再shift out MOSI
58位传输完成后拉高CS
6done=1: data_out = 接收数据

💻 Verilog实现

spi_master.svSystemVerilog · Verilator 5.020
// SPI Master - 支持4种SPI模式(CPOL/CPHA组合)
// 8位数据传输，可配置时钟极性和相位
module spi_master(
    input  wire clk,
    input  wire rst,
    input  wire start,
    input  wire [7:0] data_in,
    input  wire cpol,     // Clock Polarity
    input  wire cpha,     // Clock Phase
    output reg  sclk,
    output reg  mosi,
    input  wire miso,
    output reg  [7:0] data_out,
    output reg  done,
    output reg  ss_n      // Slave Select (active low)
);

reg [3:0] bit_cnt;
reg [7:0] shift_reg;
reg running;
reg sclk_reg;

// Generate SCLK: toggles every N clk cycles
reg [7:0] clk_div;
localparam CLK_DIV = 8'd4;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        sclk      <= 1'b0;
        mosi      <= 1'b0;
        data_out  <= 8'd0;
        done      <= 1'b0;
        ss_n      <= 1'b1;
        bit_cnt   <= 4'd0;
        shift_reg <= 8'd0;
        running   <= 1'b0;
        clk_div   <= 8'd0;
        sclk_reg  <= 1'b0;
    end else begin
        done <= 1'b0;
        
        if (start && !running) begin
            running   <= 1'b1;
            shift_reg <= data_in;
            bit_cnt   <= 4'd0;
            ss_n      <= 1'b0;
            sclk      <= cpol;
            sclk_reg  <= cpol;
            clk_div   <= 8'd0;
        end
        
        if (running) begin
            if (clk_div == CLK_DIV) begin
                clk_div <= 8'd0;
                sclk_reg <= ~sclk_reg;
                sclk <= ~sclk_reg;
                
                // Sample on appropriate edge based on CPHA
                // Shift on appropriate edge based on CPHA
                if (!cpha) begin
                    // Mode 0,2: data shifted on leading edge, sampled on trailing
                    if (sclk_reg == cpol) begin
                        // Leading edge - shift out
                        mosi <= shift_reg[7];
                        shift_reg <= shift_reg << 1;
                    end else begin
                        // Trailing edge - sample in
                        shift_reg[0] <= miso;
                        bit_cnt <= bit_cnt + 4'd1;
                    end
                end else begin
                    // Mode 1,3: data sampled on leading edge, shifted on trailing
                    if (sclk_reg == cpol) begin
                        // Leading edge - sample in
                        shift_reg[0] <= miso;
                        bit_cnt <= bit_cnt + 4'd1;
                    end else begin
                        // Trailing edge - shift out
                        mosi <= shift_reg[7];
                        shift_reg <= shift_reg << 1;
                    end
                end
                
                if (bit_cnt == 4'd8) begin
                    data_out <= shift_reg;
                    done     <= 1'b1;
                    running  <= 1'b0;
                    ss_n     <= 1'b1;
                    sclk     <= cpol;
                end
            end else begin
                clk_div <= clk_div + 8'd1;
            end
        end
    end
end

endmodule

🔬 仿真说明

仿真环境与策略

测试4种SPI模式：Mode0发送0xA5, Mode1发送0x3C, Mode2发送0xFF, Mode3发送0x55。所有模式完成8位传输，CS正确拉低/拉高。

✅ 验证结果

Verilator 5.020 仿真通过

本实验所有Verilog代码已通过Verilator编译验证，功能行为正确。测试用例覆盖核心功能路径，确保设计满足规格要求。

⚠️ 常见错误

⚠️CPOL/CPHA组合搞反（最常见错误）
⚠️SCLK空闲电平未正确设置
⚠️数据在错误边沿采样导致错位
⚠️CS未在传输前后正确控制

🌍 真实世界

工业应用

SPI连接Flash存储器(W25Q)、OLED显示屏(SSD1306)、ADC/DAC、IMU传感器等。2024年SPI仍是最常用的嵌入式总线，速率可达80MHz+。Quad-SPI(QSPI)用4条数据线提升4倍吞吐，Octal-SPI更达8倍。

💡 扩展挑战

实现多从设备选择(多个CS)
添加可配置时钟分频
实现Quad-SPI(4线数据)
添加FIFO缓冲连续传输

🚀 自己动手

# 编译并运行

verilator --cc spi_master.sv --exe spi_master_tb.cpp --build -j 0

./obj_dir/Vspi_master

🎯 试一试

修改参数

尝试修改代码中的关键参数，观察仿真结果变化：

调整位宽，观察不同数据范围
修改初始值/种子，观察不同起始条件
改变时钟分频，测试不同速度

💡 Verilator会在位宽不匹配时给出Warning，这是学习的好机会

添加功能

在现有基础上增加新功能：

添加新的输入信号和控制逻辑
增加状态或修改状态转移条件
扩展输出，增加更多显示信息

🔧 增量开发：每次只改一个地方，验证通过后再改下一个

📋 Verilog速查

语法	说明	示例
`reg [7:0]`	8位寄存器	`reg [7:0] data;`
`wire`	组合逻辑连线	`wire valid = cnt > 5;`
`always @(posedge clk)`	时序逻辑	上升沿触发
`always @(*)`	组合逻辑	敏感列表自动推导
`localparam`	局部常量	`localparam DIV = 50000000;`
`case`	多分支选择	注意`default`分支
`$display`	仿真打印	不可综合，仅仿真用

📊 性能指标

资源估算（FPGA参考）

本设计在典型FPGA上的资源占用估算：LUT约20-120个，FF约30-100个，无BRAM/DSP依赖（特殊模块除外）。时钟频率可达50-100MHz+。Verilator仿真速度约5-10M周期/秒。