Lesson 10 · 📡 UART发送 — 数字电路实验室

📖 实验描述

实现UART发送器，按照8N1格式（8数据位、无校验、1停止位）串行发送数据。

UART是最基础且最广泛使用的串行通信协议。 8N1格式：1位起始位(0) + 8位数据位(LSB first) + 1位停止位(1)，共10位/帧。波特率：常用9600/115200bps。50MHz时钟下，115200bps的分频系数=50M/115200≈434。发送流程：数据写入→生成START位→逐位发送D0-D7→生成STOP位→完成。 UART是异步通信：收发双方约定相同波特率，靠起始位同步。全球每年生产数十亿个UART接口芯片。

🧠 核心概念

8N1格式 — 起始+8数据+停止
波特率分频 — Fclk/baudrate
LSB first — 数据低位先发
起始位 — 1个0标志帧开始
停止位 — 1个1标志帧结束
空闲态 — TX线保持高电平

📐 电路结构

电路与状态图

UART TX帧结构：

  空闲  起始   D0  D1  D2  D3  D4  D5  D6  D7  停止  空闲
  ──┐  ┌──┬──┬──┬──┬──┬──┬──┬──┬──┬──┐  ┌──────
    └──┘  │  │  │  │  │  │  │  │  │  └──┘
         0  b0 b1 b2 b3 b4 b5 b6 b7   1

  波特率115200: 每位持续434个50MHz时钟周期

📝 设计步骤

1计算波特率分频系数（50MHz/115200=434）
2设计发送状态机：IDLE→START→DATA→STOP→IDLE
3START位：TX拉低1个波特率周期
4DATA位：逐位发送D0-D7（LSB first）
5STOP位：TX拉高1个波特率周期
6空闲态TX保持高电平

💻 Verilog实现

uart_tx.svSystemVerilog · Verilator 5.020
// UART Transmitter - UART发送器
// 8N1格式, 可配置波特率
module uart_tx(
    input  wire       clk,       // 50MHz
    input  wire       rst,
    input  wire [7:0] tx_data,   // 发送数据
    input  wire       tx_start,  // 发送请求
    output reg        tx_done,   // 发送完成
    output reg        tx_line    // TX输出线
);

localparam CLK_FREQ = 32'd50_000_000;
localparam BAUD     = 32'd115200;
localparam DIV      = CLK_FREQ / BAUD;  // 434

typedef enum logic [1:0] {
    S_IDLE = 2'd0,
    S_START = 2'd1,
    S_DATA = 2'd2,
    S_STOP = 2'd3
} state_t;

state_t state;
reg [31:0] baud_cnt;
reg [2:0]  bit_idx;
reg [7:0]  shift_reg;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        state     <= S_IDLE;
        tx_line   <= 1'b1;  // Idle high
        tx_done   <= 1'b0;
        baud_cnt  <= 32'd0;
        bit_idx   <= 3'd0;
        shift_reg <= 8'd0;
    end else begin
        tx_done <= 1'b0;

        case (state)
            S_IDLE: begin
                tx_line <= 1'b1;
                if (tx_start) begin
                    shift_reg <= tx_data;
                    baud_cnt  <= 32'd0;
                    state     <= S_START;
                    tx_line   <= 1'b0;  // Start bit
                end
            end
            S_START: begin
                tx_line <= 1'b0;
                if (baud_cnt >= DIV - 32'd1) begin
                    baud_cnt <= 32'd0;
                    bit_idx  <= 3'd0;
                    state    <= S_DATA;
                end else begin
                    baud_cnt <= baud_cnt + 32'd1;
                end
            end
            S_DATA: begin
                tx_line <= shift_reg[0];
                if (baud_cnt >= DIV - 32'd1) begin
                    baud_cnt <= 32'd0;
                    shift_reg <= {1'b0, shift_reg[7:1]};
                    if (bit_idx == 3'd7) begin
                        state <= S_STOP;
                    end else begin
                        bit_idx <= bit_idx + 3'd1;
                    end
                end else begin
                    baud_cnt <= baud_cnt + 32'd1;
                end
            end
            S_STOP: begin
                tx_line <= 1'b1;  // Stop bit
                if (baud_cnt >= DIV - 32'd1) begin
                    baud_cnt <= 32'd0;
                    tx_done  <= 1'b1;
                    state    <= S_IDLE;
                end else begin
                    baud_cnt <= baud_cnt + 32'd1;
                end
            end
            default: state <= S_IDLE;
        endcase
    end
end

endmodule

🔬 仿真说明

仿真环境与策略

测试：发送0x55(01010101)→TX线: 0_10101010_1(起始+LSB first+停止)。发送0xAA(10101010)→TX线: 0_01010101_1。验证波特率定时正确（每位434个时钟周期）。

✅ 验证结果

Verilator 5.020 仿真通过

本实验所有Verilog代码已通过Verilator编译验证，功能行为正确。测试用例覆盖核心功能路径，确保设计满足规格要求。

⚠️ 常见错误

⚠️数据位发送顺序错误（MSB first而非LSB first）
⚠️空闲态TX线为低（应为高，否则误判起始位）
⚠️波特率分频计算错误（差1问题）
⚠️发送完成信号未正确产生

🌍 真实世界

工业应用

UART是嵌入式系统最常用的调试接口。MCU的printf调试几乎都通过UART。RS-232/RS-485是UART的电气标准扩展。现代USB-UART桥接芯片(如CH340/FT232)让PC可通过USB与UART设备通信。

💡 扩展挑战

实现UART接收器（采样+帧检测）
添加奇偶校验位
实现FIFO缓冲区提高吞吐
支持多波特率自动检测

🚀 自己动手

# 编译并运行

verilator --cc uart_tx.sv --exe uart_tx_tb.cpp --build -j 0

./obj_dir/Vuart_tx

🎯 试一试

修改参数

尝试修改代码中的关键参数，观察仿真结果变化：

调整位宽，观察不同数据范围
修改初始值/种子，观察不同起始条件
改变时钟分频，测试不同速度

💡 Verilator会在位宽不匹配时给出Warning，这是学习的好机会

添加功能

在现有基础上增加新功能：

添加新的输入信号和控制逻辑
增加状态或修改状态转移条件
扩展输出，增加更多显示信息

🔧 增量开发：每次只改一个地方，验证通过后再改下一个

📋 Verilog速查

语法	说明	示例
`reg [7:0]`	8位寄存器	`reg [7:0] data;`
`wire`	组合逻辑连线	`wire valid = cnt > 5;`
`always @(posedge clk)`	时序逻辑	上升沿触发
`always @(*)`	组合逻辑	敏感列表自动推导
`localparam`	局部常量	`localparam DIV = 50000000;`
`case`	多分支选择	注意`default`分支
`$display`	仿真打印	不可综合，仅仿真用

📊 性能指标

资源估算（FPGA参考）

本设计在典型FPGA上的资源占用估算：LUT约20-120个，FF约30-100个，无BRAM/DSP依赖（特殊模块除外）。时钟频率可达50-100MHz+。Verilator仿真速度约5-10M周期/秒。