📡 第21课：异步UART

一、课程概述与原理

本课聚焦于异步UART的设计与实现。这是实战项目阶段的核心内容，要求综合运用前面课程所学的基础知识，解决实际工程问题。

二、核心Verilog实现

以下是本课核心模块的Verilog实现：

// uart_tx.v
// UART发送器 — 并转串
module uart_tx #(
    parameter CLK_FREQ = 50_000_000,
    parameter BAUD_RATE = 115200,
    parameter DATA_BITS = 8,
    parameter PARITY = "NONE"
)(
    input  wire       clk,
    input  wire       rst_n,
    input  wire [7:0] tx_data,
    input  wire       tx_valid,
    output wire       tx_ready,
    output reg        tx_pin      // UART TX输出
);
    localparam BAUD_DIV = CLK_FREQ / BAUD_RATE;
    reg [15:0] baud_cnt;
    reg [3:0]  bit_cnt;
    reg [7:0]  shift_reg;
    reg        busy;
    assign tx_ready = !busy;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            tx_pin <= 1'b1; busy <= 0; baud_cnt <= 0; bit_cnt <= 0; shift_reg <= 0;
        end else if (!busy && tx_valid) begin
            shift_reg <= tx_data; busy <= 1; tx_pin <= 0; bit_cnt <= 0; baud_cnt <= 0;
        end else if (busy) begin
            if (baud_cnt == BAUD_DIV - 1) begin
                baud_cnt <= 0;
                if (bit_cnt < DATA_BITS) begin
                    tx_pin <= shift_reg[0];
                    shift_reg <= shift_reg >> 1;
                    bit_cnt <= bit_cnt + 1;
                end else begin
                    tx_pin <= 1'b1;  // 停止位
                    busy <= 1'b0;
                end
            end else baud_cnt <= baud_cnt + 1;
        end
    end
endmodule

三、设计原理详解

异步UART的设计需要考虑多个关键因素：

• 功能正确性：确保在各种边界条件下都能正确工作
• 时序安全：满足所有跨时钟域的同步要求
• 性能优化：在面积和速度之间取得平衡
• 可验证性：设计需要便于功能验证和形式验证

四、时序分析

五、仿真测试

// tb_21.v
// 异步UART测试台
`timescale 1ns/1ps
module tb_lesson_21;
    reg clk, rst_n;
    initial clk = 0;
    always #5 clk = ~clk;
    initial begin
        rst_n = 0; #20 rst_n = 1;
        repeat(100) @(posedge clk);
        $display("Lesson 21 test complete");
        $finish;
    end
endmodule

UART接收器设计

// uart_rx.v
// UART接收器 — 串转并，带起始位检测和过采样
module uart_rx #(
    parameter CLK_FREQ = 50_000_000,
    parameter BAUD_RATE = 115200,
    parameter DATA_BITS = 8
)(
    input  wire       clk,
    input  wire       rst_n,
    input  wire       rx_pin,
    output reg  [7:0] rx_data,
    output reg        rx_valid
);
    localparam BAUD_DIV = CLK_FREQ / BAUD_RATE;
    localparam HALF_BAUD = BAUD_DIV / 2;
    reg [15:0] baud_cnt;
    reg [3:0]  bit_cnt;
    reg [7:0]  shift_reg;
    reg        busy;
    reg        rx_sync1, rx_sync2;  // 同步器
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin rx_sync1<=1; rx_sync2<=1; end
        else begin rx_sync1<=rx_pin; rx_sync2<=rx_sync1; end
    end
    wire rx_fall = ~rx_sync1 & rx_sync2;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin busy<=0; baud_cnt<=0; bit_cnt<=0; shift_reg<=0; rx_valid<=0; end
        else begin rx_valid<=0;
            if (!busy && rx_fall) begin busy<=1; baud_cnt<=HALF_BAUD; bit_cnt<=0; end
            else if (busy) begin
                if (baud_cnt==0) begin
                    baud_cnt <= BAUD_DIV;
                    if (bit_cnt < DATA_BITS) begin
                        shift_reg <= {rx_sync1, shift_reg[7:1]};
                        bit_cnt <= bit_cnt + 1;
                    end else begin
                        rx_data <= {rx_sync1, shift_reg[7:1]};
                        rx_valid <= 1; busy <= 0;
                    end
                end else baud_cnt <= baud_cnt - 1;
            end
        end
    end
endmodule

UART的异步本质

UART是真正的异步通信——收发两端没有共享时钟。接收端通过过采样（通常16倍波特率）来恢复数据。起始位的下降沿触发接收，中点采样确保最大裕量。

六、UART波特率生成器

// baud_gen.v
// 波特率生成器 — 支持常见波特率
module baud_gen #(
    parameter CLK_FREQ = 50_000_000,
    parameter BAUD_RATE = 115200
)(
    input  wire clk, rst_n,
    output wire baud_tick,    // 波特率时钟
    output wire baud_x16     // 16倍过采样时钟
);
    localparam BAUD_DIV = CLK_FREQ / BAUD_RATE;
    localparam X16_DIV  = CLK_FREQ / (BAUD_RATE * 16);
    reg [15:0] cnt_baud, cnt_x16;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin cnt_baud<=0; cnt_x16<=0; end
        else begin
            cnt_baud <= (cnt_baud == BAUD_DIV-1) ? 0 : cnt_baud + 1;
            cnt_x16  <= (cnt_x16 == X16_DIV-1) ? 0 : cnt_x16 + 1;
        end
    end
    assign baud_tick = (cnt_baud == BAUD_DIV-1);
    assign baud_x16  = (cnt_x16 == X16_DIV-1);
endmodule

七、UART的FIFO增强

实际UART通常在收发两端各加一个FIFO，用于缓冲数据：

• TX FIFO：CPU写入数据→FIFO→发送器逐bit发送
• RX FIFO：接收器逐bit接收→FIFO→CPU读取数据

FIFO深度通常16-256字节，可显著降低CPU中断频率。使用异步FIFO可以在不同时钟域间传递数据。

扩展阅读与深度分析

异步UART是现代数字系统设计中的关键技术领域。以下是更深入的分析和参考资料：