📖 第13课：握手CDC

📚 课程阶段：CDC技术（3/5）
🎯 学习目标：掌握基于握手的跨时钟域数据传输方法

一、握手CDC原理

握手CDC（Handshake CDC）是一种基于请求-应答协议的跨时钟域数据传输方法。与异步FIFO不同，握手CDC不需要存储缓冲，适用于低吞吐率、低延迟的场景。

握手CDC的工作流程：源时钟域目的时钟域 ┌──────┐ ┌──────┐ │ │ data ──────────────► │ │ │ TX │ req ───[同步]──────► │ RX │ │ │ ack ◄───[同步]────── │ │ └──────┘ └──────┘ 时序： 1. TX放数据+拉高req（源域） 2. RX同步req，采样数据，拉高ack（目的域） 3. TX同步ack，撤回req（源域） 4. RX同步req↓，撤回ack（目的域）一次传输延迟：2×同步延迟 + 处理时间 ≈ 4-6个时钟周期

二、完整握手CDC实现

// handshake_cdc.v
// 4-phase握手跨时钟域数据传输
// 适用于低吞吐率场景，面积小，无FIFO开销
module handshake_cdc #(
    parameter DATA_WIDTH = 8
)(
    // 源域接口
    input  wire                  src_clk,
    input  wire                  src_rst_n,
    input  wire [DATA_WIDTH-1:0] src_data,
    input  wire                  src_valid,
    output wire                  src_ready,
    // 目的域接口
    input  wire                  dst_clk,
    input  wire                  dst_rst_n,
    output wire [DATA_WIDTH-1:0] dst_data,
    output wire                  dst_valid,
    input  wire                  dst_ready
);

    // ========== 发送端（源域）==========
    reg [DATA_WIDTH-1:0] tx_data;
    reg                  tx_req;
    reg  [1:0]           tx_state;  // 0=IDLE, 1=REQ, 2=WAIT

    // 同步ack信号到源域
    reg ack_d1, ack_d2;
    always @(posedge src_clk or negedge src_rst_n) begin
        if (!src_rst_n) begin ack_d1 <= 0; ack_d2 <= 0; end
        else begin ack_d1 <= dst_ack; ack_d2 <= ack_d1; end
    end

    assign src_ready = (tx_state == 2'd0);

    always @(posedge src_clk or negedge src_rst_n) begin
        if (!src_rst_n) begin
            tx_data <= 0; tx_req <= 0; tx_state <= 0;
        end else begin
            case (tx_state)
                2'd0: if (src_valid) begin
                    tx_data <= src_data;
                    tx_req  <= 1'b1;
                    tx_state <= 2'd1;
                end
                2'd1: if (ack_d2) begin
                    tx_req <= 1'b0;
                    tx_state <= 2'd2;
                end
                2'd2: if (!ack_d2) begin
                    tx_state <= 2'd0;
                end
            endcase
        end
    end

    // ========== 接收端（目的域）==========
    reg [DATA_WIDTH-1:0] rx_data;
    reg                  rx_valid;
    reg                  dst_ack;

    // 同步req信号到目的域
    reg req_d1, req_d2, req_d3;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if (!dst_rst_n) begin req_d1 <= 0; req_d2 <= 0; req_d3 <= 0; end
        else begin req_d1 <= tx_req; req_d2 <= req_d1; req_d3 <= req_d2; end
    end

    wire req_edge = req_d2 ^ req_d3;

    always @(posedge dst_clk or negedge dst_rst_n) begin
        if (!dst_rst_n) begin
            rx_data <= 0; rx_valid <= 0; dst_ack <= 0;
        end else begin
            rx_valid <= 1'b0;
            if (req_edge && req_d2) begin
                rx_data  <= tx_data;  // 数据已稳定，安全采样
                rx_valid <= 1'b1;
                dst_ack  <= 1'b1;
            end
            if (req_edge && !req_d2) begin
                dst_ack <= 1'b0;
            end
        end
    end

    assign dst_data  = rx_data;
    assign dst_valid = rx_valid;

endmodule

三、握手CDC的延迟分析

端到端延迟计算

一次完整的4-phase握手CDC传输延迟：

源域发出req：1个src_clk周期
req同步到目的域：2个dst_clk周期
目的域采样数据+发ack：1个dst_clk周期
ack同步回源域：2个src_clk周期
源域撤回req：1个src_clk周期
req撤回同步到目的域：2个dst_clk周期
目的域撤回ack：1个dst_clk周期
ack撤回同步回源域：2个src_clk周期

总计：约12个时钟周期（混合src/dst）

最大吞吐率 = 1 / (12个混合周期) ≈ 远低于时钟频率

四、脉冲握手CDC变体

很多场景下源域只产生单周期脉冲（如中断），需要跨域传递后也在目的域产生单周期脉冲：

// pulse_cdc.v
// 脉冲跨时钟域传输器
// 源域脉冲 → toggle → 同步 → 边沿检测 → 目的域脉冲
module pulse_cdc (
    input  wire src_clk,
    input  wire src_rst_n,
    input  wire pulse_src,     // 源域单周期脉冲
    input  wire dst_clk,
    input  wire dst_rst_n,
    output wire pulse_dst      // 目的域单周期脉冲
);

    // 源域：脉冲转toggle
    reg toggle_src;
    always @(posedge src_clk or negedge src_rst_n) begin
        if (!src_rst_n)
            toggle_src <= 1'b0;
        else if (pulse_src)
            toggle_src <= ~toggle_src;
    end

    // 目的域：同步toggle并检测边沿
    reg toggle_d1, toggle_d2, toggle_d3;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if (!dst_rst_n) begin
            toggle_d1 <= 1'b0;
            toggle_d2 <= 1'b0;
            toggle_d3 <= 1'b0;
        end else begin
            toggle_d1 <= toggle_src;
            toggle_d2 <= toggle_d1;
            toggle_d3 <= toggle_d2;
        end
    end

    // 任何边沿都产生脉冲
    assign pulse_dst = toggle_d2 ^ toggle_d3;

endmodule

五、握手CDC vs 异步FIFO选择指南

维度	握手CDC	异步FIFO
面积	小（几个FF+逻辑）	大（RAM+指针+同步器）
延迟	高（12+混合周期）	低（1-2周期）
吞吐率	低（每次传输需握手）	高（每周期1个数据）
缓冲	无（不存储数据）	有（吸收速率差）
适用场景	控制信号、配置、中断	数据流、高速传输
实现复杂度	中等	较高

决策规则：如果数据速率 > 时钟频率/10，用异步FIFO；否则用握手CDC。

✅ 本课核心要点

掌握握手CDC的核心原理和设计方法
理解相关Verilog实现的关键细节
能够进行时序分析和功能验证
了解在工业实践中的应用和注意事项

📝 练习题

1. 概念题：用自己的语言解释握手CDC中最重要的三个概念，并说明它们之间的关联。

2. 设计题：基于本课内容，设计一个改进版本：添加流水线优化或新的功能特性。

3. 分析题：分析握手CDC在不同时钟频率比下的行为差异，画出关键时序图。

4. 编程题：为本课的Verilog模块编写完整的测试台，覆盖正常操作、边界情况和错误场景。

5. 思考题：握手CDC在工业界有哪些实际应用？当前技术的局限性和未来发展方向是什么？

🏆 成就解锁

🎯 完成了握手CDC的学习

📍 里程碑：CDC技术阶段进展

六、握手CDC的Verilog完整测试

// tb_handshake_cdc.v
// 握手CDC测试台 — 不同时钟频率比
`timescale 1ns/1ps
module tb_handshake_cdc;
    parameter DATA_WIDTH = 8;
    reg src_clk, dst_clk, rst_n;
    reg [DATA_WIDTH-1:0] src_data; reg src_valid;
    wire src_ready;
    wire [DATA_WIDTH-1:0] dst_data; wire dst_valid;
    reg dst_ready;

    handshake_cdc #(.DATA_WIDTH(DATA_WIDTH)) uut (
        .src_clk(src_clk), .src_rst_n(rst_n),
        .src_data(src_data), .src_valid(src_valid), .src_ready(src_ready),
        .dst_clk(dst_clk), .dst_rst_n(rst_n),
        .dst_data(dst_data), .dst_valid(dst_valid), .dst_ready(dst_ready)
    );

    initial src_clk = 0; always #5 src_clk = ~src_clk;   // 100MHz
    initial dst_clk = 0; always #8 dst_clk = ~dst_clk;   // 62.5MHz

    integer sent, received, errors;
    initial begin
        rst_n = 0; src_valid = 0; dst_ready = 1;
        sent = 0; received = 0; errors = 0;
        #50 rst_n = 1; #30;
        repeat(20) begin
            @(posedge src_clk);
            while (!src_ready) @(posedge src_clk);
            src_data = sent; src_valid = 1;
            sent = sent + 1;
            @(posedge src_clk); src_valid = 0;
        end
        repeat(200) @(posedge dst_clk);
        $display("Sent=%0d Received=%0d Errors=%0d", sent, received, errors);
        $finish;
    end
    always @(posedge dst_clk) if(dst_valid && dst_ready) received <= received + 1;
endmodule

七、2-phase握手CDC

2-phase握手CDC使用边沿检测而非电平检测，效率更高但实现更复杂：

// handshake_2phase_cdc.v
// 2-phase握手跨域数据传输
module handshake_2phase_cdc #(
    parameter DATA_WIDTH = 8
)(
    input wire src_clk, src_rst_n,
    input wire [DATA_WIDTH-1:0] src_data, input wire src_valid,
    output wire src_ready,
    input wire dst_clk, dst_rst_n,
    output reg [DATA_WIDTH-1:0] dst_data, output reg dst_valid,
    input wire dst_ready
);
    // 源域：toggle表示新数据
    reg req_toggle; reg [DATA_WIDTH-1:0] tx_data;
    always @(posedge src_clk or negedge src_rst_n) begin
        if(!src_rst_n) begin req_toggle<=0; tx_data<=0; end
        else if(src_valid && src_ready) begin tx_data<=src_data; req_toggle<=~req_toggle; end
    end
    assign src_ready = 1'b1; // 简化：源端始终可接受

    // 目的域：同步toggle，检测边沿
    reg tog_d1, tog_d2, tog_d3;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if(!dst_rst_n) begin tog_d1<=0; tog_d2<=0; tog_d3<=0; end
        else begin tog_d1<=req_toggle; tog_d2<=tog_d1; tog_d3<=tog_d2; end
    end
    wire data_event = tog_d2 ^ tog_d3;
    always @(posedge dst_clk or negedge dst_rst_n) begin
        if(!dst_rst_n) begin dst_data<=0; dst_valid<=0; end
        else begin dst_valid<=0; if(data_event) begin dst_data<=tx_data; dst_valid<=1; end end
    end
endmodule

八、握手CDC的常见陷阱

⚠️ 握手CDC的三大陷阱

1. 数据不稳定：源域在req有效期间修改了数据。目的域采样时数据可能不一致。

2. 连续请求过快：源域在上一次握手完成前发起新请求。目的域可能错过一次传输。

3. 复位假脉冲：复位释放时toggle信号的不确定状态导致目的域产生假有效脉冲。

握手CDC在配置寄存器传输中的应用

握手CDC最常见的应用是配置寄存器跨域写入——CPU在一个时钟域写配置，外设在另一个时钟域读取。配置寄存器的特点是更新频率低（通常只在初始化时写入一次），但数据宽度可能很宽（32/64位）。握手CDC完美匹配这种场景：面积小、可靠性高、延迟不敏感。

实现要点：配置寄存器在源域保持值不变（直到下次写入），目的域同步请求后采样。由于配置寄存器通常保持稳定，MUX同步方案也适用，但握手CDC更安全（有显式确认）。

补充要点：握手CDC的工程实践

在实际项目中，本课内容的实现需要注意以下几点：第一，所有跨域信号必须经过正式的代码审查，确保没有遗漏的CDC路径。第二，FIFO的深度选择应基于最坏情况分析而非平均情况。第三，同步器的FF必须添加ASYNC_REG属性以防止综合工具优化。第四，SDC约束中必须正确设置跨域路径为false_path或asynchronous clock group。第五，复位释放后需要等待至少3个目标时钟周期再开始正常操作，确保同步器已经传播了稳定值。第六，建议在FPGA原型上进行长时间压力测试（24小时以上），验证MTBF是否满足设计目标。

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